随着工艺技术的进步，集成电路设计已经进入了纳米时代，市场的需求促使物理设计人员努力地提升芯片性能。定制技术是高性能芯片设计的有效手段，但是严峻的上市时间要求使得实施这种技术越来越困难。兼顾高性能和有限设计时间需求的物理设计方法和策略成为了研究热点。为了提升性能，减少设计时间，设计人员常在高速芯片中采用高速静态随机存储器(SRAM)，同时将时钟偏差规划嵌入专用集成电路(ASIC)自动化设计流程中。　　 以商用处理器ARM1136JF-S为实验对象，本文基于高速定制SRAM设计了嵌入时钟偏差规划的物理设计方案，通过实施布图规划和时钟偏差规划来达到高性能指标。布图规划方案根据SRAM前、后级寄存器与多个SRAM之间的路径联系，将SRAM归组。时钟偏差规划分为两个阶段:时钟树综合之前，根据SRAM与前、后级寄存器若干条路径的平均裕量来调节SRAM时钟延时，同时采取局部裕量借用算法来规划寄存器时钟偏差;时钟树综合之后，采取时钟树算法修正和工程变更(ECO)两种方法来分别处理大量和少量时序违规。为处理布线后的保持时间违规，论文设计了基于分布式多场景时序分析(DMSA)的、ECO命令和脚本相结合的修复方案。通过实施该物理设计方案，论文成功完成了高性能处理器ARM1136JF-S的版图设计。　　 在TCBN65LP工艺条件下，论文基于高速定制SRAM完成了ARM1136JF-S的物理设计，并进行了验证分析。结果显示，在性能方面，相对于传统的零时钟偏差策略，本文设计的物理设计方案以额外54.47％的设计时间和3.93％的标准单元面积为代价，提升了19.67％的频率，ARM1136JF-S的频率在最坏条件(WC)下达到了724MHz，典型条件(TC)下达到了1.11GHz，实现了高性能的目标。