随着大数据、人工智能、5G技术的快速发展,需要运行速度更快、功耗更低、性能更好的芯片承载。其急切的迫使CMOS(CMOS,Complementary Metal Oxide Semiconductor)技术的快速发展,其主要体现在COMS器件尺寸的不断缩减。而得益于器件尺寸的持续缩减先进工艺节点下的芯片表现出速度更快、功耗更低、价格更低的优势。静态随机存储器SRAM(SRAM,Static Random Access Memory)作为片上系统SOC(SOC,System on Chip)的重要组成部分,其深刻的受到工艺尺寸缩减所带来的好处。然而仅依赖于器件性能改善从而提高SRAM的运行速度,其性能提升很难跟得上CPU(CPU,Central Processing Unit)的性能提升,因此先进工艺节点下静态随机存储器的高速设计方法一直是存储器研究领域的热点问题之一。本篇论文设计核心是提高SRAM存储器的运行速度,采用的优化方式主要体现在两个方面。首先使用SMIC 14nm FinFET器件进行电路设计。得益于器件性能的优越性无论存储单元的性能还是外围电路都表现出卓越的速度特性。另外一点是采用两级流水线架构设计SRAM存储器。通过传统架构下高速SRAM存储器的设计并分析内部数据传输发现无论是读操作和写操作在执行时都需要先通过译码器对存储单元进行定位,然后再对选中单元进行操作。而译码器延时占整体延时可达50%。在这种情况下降低译码器延时能够有效提高存储器的工作速度,基于该种理论提出两级流水线架构的SRAM存储器设计方法。其通过分级方式把传统架构下SRAM分为译码器部分与读写通路部分并采用寄存器方式连接。与传统架构SRAM相比两级流水线架构的SRAM的运行周期仅相当于传统架构下SRAM的整体延时减去译码器延时,而仅仅引入一些寄存器延时。为使得两级流水线型SRAM具有更好的性能,设计了一种能够自主控制灵敏放大器工作时间的灵敏放大器控制电路,同时反馈给字线与位线关断读写通路降低SRAM功耗。根据流水线型SRAM工作方式设计了一种自定时时钟,其采用通路复制技术能够精确控制灵敏放大器开启时间达到快速读的目的。设计一种带有重置特性的译码器以防止末位操作引入噪声的问题。设计了带有流水线特性的写通路。通过以上技术的使用不仅实现了两级流水线型SRAM读写功能,又对其功耗可靠性进行了一定优化。本文使用SMIC 14 nm FinFET器件,分别采用传统架构和两级流水线架构设计了两款容量为512words×16bits的高速SRAM。经仿真验证,基于传统架构所设计的高速SRAM的访问时间为271ps,而使用两级流水线架构的SRAM访问速度为203ps。经过数据对比发现本论文中采用传统高速SRAM设计方法所设计的高速SRAM相较于普通高性能SRAM其速度提升了约11.28%。而相同器件但架构不同,使用流水线架构的SRAM速度再次提升了约25.1%。