【摘 要】
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分析表明,AHB总线是一种专为高性能同步传输设计的总线,直接连接CPU、片上内存、DMA和外部内存接口。AHB协议规定的时序与RAM时序存在差异,导致当AHB发出写操作后立即发出读
【机 构】
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北京大学深圳研究生院,澳门科技大学,国微技术有限公司
【基金项目】
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NSFC-Shenzhen Robot Jointed Funding(U1613215),TSV 3D Integrated Micro/Nanosystem Lab(ZDSYS201802061805105)
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分析表明,AHB总线是一种专为高性能同步传输设计的总线,直接连接CPU、片上内存、DMA和外部内存接口。AHB协议规定的时序与RAM时序存在差异,导致当AHB发出写操作后立即发出读操作时,SRAM无法对在当前周期对这一读操作进行处理,需要至少插入一个时钟周期的以等待地址线被释放。这一等待导致总线效率降低,无法在一个周期发起一次操作。针对以上问题对基于AHB协议的同步RAM接口进行设计,通过调整读写顺序以实现乱序操作来消除等待周期,并对优化后的模块进行充分验证及性能测试。经模块仿真及测试,提出的方法能够有效
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