时钟树相关论文
随着集成电路工艺技术的进步，集成电路的设计规模越来越大，频率越来越高,设计难度逐渐增加。其中时钟信号因为其具有最大扇出、最长......
以TSMC 40 nm工艺为基础,使用Synopsys最新布局布线工具ICCII进行时钟树综合.首先利用传统门控时钟技术来降低时钟树动态功耗,在此......
近阈值下时钟树设计包括拓扑设计和缓冲器插入。在近阈值下,由于晶体管延迟及其波动相比常电压显著增加,为了获得更高性能的时钟树......
近阈值电压下电路具有最高的能效比。然而相比于常电压,近阈值下时钟偏差会增加,此外时钟偏差的波动会变大,使电路的可靠性降低。......
在数字集成电路设计中,降低电压能够有效降低时钟树上的功耗,是实现芯片低功耗的有效手段。但当电压降低到近阈值电压附近,时钟单......
随着半导体产业与生产技术的成熟发展,及逻辑单元工艺尺寸的不断减小,数字逻辑状态维持的临界电压不断下降,由各种辐射因素带来的......
随着嵌入式系统及数字集成技术的发展,SoC技术作为一种新的引领数字集成电路技术的前沿技术在21世纪的应用越来越广泛。文章对So C......
随着VLSI集成电路技术的快速发展,设计快速、准确的GHz时钟电路CAD工具已成为21世纪集成电路物理设计的前沿课题之一,该文围绕着这......
随着现场可编程门阵列(Field Programmable Gate Array,FPGA)被广泛应用于各个关键领域,其安全性开始受到人们的重视,引起了学术界......
随着工艺尺寸降低,芯片规模变大,电路的复杂度变得越来越高,为了满足芯片时序、功耗和面积的要求,迭代次数增加,设计周期延长。芯......
针对太赫兹人体安检仪对数据采集的精确性、实时性和同步性的要求,分析了采集系统的幅度非均匀误差、时钟抖动和采样触发抖动问题,......
【摘要】 本文介绍了一个应用于DRAM芯片的延迟时间稳定的时钟树驱动电路。所述的时钟树驱动电路采用一种随电压变化不敏感的驱动......
当输入信号存在毛刺时,双边沿触发器的功耗通常会显著增大,为了有效降低功耗,提出一种基于毛刺阻塞原理的低功耗双边沿触发器.在该......
现在的芯片技术已经到达几千万晶体管数量级、七层铜互连.连线上的电容电感效应随着信号频率的上升越来越突出,互连线延迟所占的比......
随着集成电路设计、工艺技术的飞速发展以及应用市场不断增长的需求,高性能电路特别是高速、低功耗的芯片成为集成电路发展的热点.......
在当今科技高速发展的时代,集成电路制造技术正随着制造工艺特征尺寸的不断缩小和设计规模的不断增大而迅猛的发展,而能够实现上亿......
随着SoC芯片设计复杂度的日益增加，芯片内部时钟设计也越来越复杂。基于华大九天SoC时钟设计工具ClockExplorer对SoC芯片内部模块进......
期刊
提出了一种新的时钟布线算法 ,它综合了 top- down和 bottom- up两种时钟树拓扑产生方法 ,以最小时钟延时和总线长为目标 ,并把合......
时钟树的设计是同步数字集成电路设计中的一个重要部分,对系统的性能和可靠性有很大影响.文中介绍了同步数字系统的组成和时钟偏移......
随着数字集成电路（IC）设计的规模不断增加,降低功耗变得愈加重要。通过对门控时钟技术实现方法的分析,介绍了门控时钟技术降低功耗的......
数值数据处理器(NDP)芯片已问世多年,但对类xx87系列的研究仍在持续,由于xx87系列的技术难度以及国外技术封锁等原因,国内相应的对......
数值数据处理器（NDP）芯片已问世多年，但对类xx87系列的研究仍在持续．本文旨在开发具有我国自主知识产权与xx87完全兼容的专用芯片，采用......
功耗对芯片来说是一项重要的技术指标,现代IC设计的目标之一就是降低功耗.门控时钟技术可以有效地降低芯片动态功耗,因此构建时钟......
基于片上偏差对芯片性能的影响,分析对比了时钟树设计与时钟网格设计,重点分析了时钟网格抗OCV影响的优点,并利用实际电路应用两种......
在40nIn工艺下完成了一款高性能DSP芯片中DDR3存储接口的物理设计，提出并实现了DDR3存储接口的布局规划、时钟树和时序收敛方法．在布......
MC1127和HMC1126 MMIC是最新的分布式功率放大器。这些新型功率放大器裸片涵盖2~50GHz的频率范围,可简化系统设计并提高性能,频段......
流视频、物联网（IoT）、社交媒体、基于云的企业软件的快速增长,以及即将采用的5G无线网络正在共同推动对经过优化以运行庞杂多样的任......
本文基于GSMC 0.18nm工艺提出一种通过合理改变时钟树SPEC文件中三个重要参数：Buffer、ExcludedPin及LeafPinGroup的方法，在时序收敛......
介绍了一种新的时钟树优化策略.通过减小时钟树子节点的负载,从而减少整时钟树线长,使时钟树性能得到了提高.......
介绍了Cadence公司的Silicon Ensemble布局布线工具，以及SE布线器所用到的相关文件。通过SE在正向设计和逆向设计中的应用阐述了SE......
本文提出了一种有效的VLSI平面时钟布线算法,通过自顶向下的对时钟汇点交替的进行水平和垂直划分,然后自底向上的沿着切割线方向对......
提出一种新的高平衡、高可靠性的前端可控时钟树设计方法,解决时钟树需要在后端工具中多次反复以达到满足性能和功耗要求的问题。......
精确评估系统芯片（System-on-a-Chip）在各种不同工作状态下的功耗需要仿真不同的向量集。评估过程中很大一部分计算花费在时钟树功耗......
本文主要讨论了影响时钟树功耗的因素：门控时钟单元的插入方式、时钟树电容以及时钟转换时间。基于Synopsys公司的EDA工具，对时钟树......
微处理器急剧增长的性能要求对时钟分布网络设计提出了严峻的挑战，45nm以下的后纳米电路阶段，时钟偏移调整、片内外时钟相位的同步、......
传统的时钟偏差调整方法在应用于超深亚微米工艺时，由于流程各阶段时序一致性的降低会产生失效问题．为此，提出了一种可重构的时延可控......
CMOS工艺制成的ASIC电路在太空中应用时,在辐射效应的影响下可能导致数据出错,影响整个系统的可靠性。在ASIC电路的抗辐射设计时,......
提出一种新的基于V4系列FPGA全局时钟缓冲器的内建自测试方法。目前关键时钟缓冲器内建自测试正面临巨大的挑战,时序问题是目前发......
由于集成电路的快速发展,集成电路所采用的工艺尺寸不断缩减,集成电路所集成的晶体管数也在随之急剧增加,所需要的时钟频率也大幅......
过去的数十年中,集成电路发展迅速,无论是工艺制程还是系统架构都取得了突破性的成果。但是,技术的进步也加大了集成电路设计的难......
提出了一种加载缓冲器的有界偏差平面时钟布线方法.该方法由两步组成:第一步,由平面时钟布线生成一个时延相对平衡的平面时钟树;第......
物理设计是实现集成电路设计中所必不可少的设计环节,它不仅关系到集成电路的功能是否能够实现,而且很大程度上影响着设计的周期、......
分析了时钟树的性能要素：时钟树长度、时钟树偏差和时钟信号占空比，分析了改进时钟树性能的多个策略：合理的floorplan、合理的时钟创......
现在芯片设计的低功耗要求越来越高,由于时钟树通常占据芯片30-40%的门电路功耗,所以低功耗时钟树设计在低功耗芯片设计中非常重要......
在先进工艺节点下,随着设计规模越来越大,时钟频率越来越高以及时钟结构越来越复杂,最终整个设计收敛对于时钟质量的依赖越来越明......
Clock skew是数字集成电路设计中一个重要的因素.本文比较了在同步电路设计中0 clock skew 和非 0 clock skew时钟分布对电路性能......
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