近阈值电压下电路具有最高的能效比。然而相比于常电压,近阈值下时钟偏差会增加,此外时钟偏差的波动会变大,使电路的可靠性降低。因此研究近阈值下如何对时钟树的时钟偏差包括时钟偏差以及时钟偏差的波动进行优化,具有重要的意义。在统计静态时序分析（SSTA）中,时钟偏差和时钟偏差的波动通常用蒙特卡洛偏差仿真结果的均值和标准差来表示。传统的时钟树综合算法通常没有对时钟偏差的标准差进行优化。前期的近阈值时钟树综合算法通过引入时钟偏差标准差约束来控制时钟偏差标准差。但是该方法没有对缓冲器尺寸进行优化,并且舍弃过多的可行解导致时钟偏差的均值无法很好控制。在较小的开销下同时减小时钟偏差的均值和时钟偏差的标准差是本文要解决的主要问题。首先对于时钟偏差均值的优化而言,使用高度对称的H型结构可以有效减小时钟偏差,但同时会带来较大的连线开销。然而近阈值下连线的延时占比很小可以忽略不计,因此可以不考虑连线的对称性而仅仅考虑时钟缓冲器的对称性。针对这个特性,本文提出了均衡树的时钟树结构,在不考虑连线对称性的情况下保证每个时钟路径上的时钟缓冲器对称性,从而缓解了H型时钟树连线资源占用过多的问题。对于时钟偏差标准差的优化而言,本文借鉴了前期近阈值时钟树综合算法的思路,在时钟树综合的过程中舍弃时钟偏差标准差超出约束的可行解,同时在原可行解的基础上加入了缓冲器尺寸,使得原来的动态规划算法可以进一步优化缓冲器的尺寸,从而进一步减小功耗。此外由于本文采用的均衡树的结构使得原算法的可行解规模减小,算法不需要对可行解的数目进行裁切,更容易得出全局最优解。通过本文时钟树综合算法与DP+DME算法以及商业EDA工具IC Compiler进行对比可以得出本文在时钟偏差优化方面的表现。在ISCAS89基准电路和ARM Cortex M0电路中本文相比于DP+DME算法,时钟偏差均值减小了41.9%,时钟偏差标准差减小了5.3%,功耗减小1.1%,运行时间增加了123.9%。相比于商业EDA工具IC Compiler来说,时钟偏差均值减小了26.7%,时钟偏差标准差减小了21.3%,功耗增加了8.4%,运行时间减少了69.2%。