时序收敛相关论文
阐述后摩尔时代电子设计自动化EDA技术的发展趋势，国产EDA的发展现状，包括时序收敛、讯号完整性、可制造性设计、低功率的设计，从而满......
随着芯片集成度越来越高,工艺尺寸越来越小,芯片后端的设计难度正在不断增大。对于后端设计者来说,设计出一款高性能的芯片已经成......
学位
静态时序分析是目前通用的芯片时序验证的重要方法，其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则，好的时序约束可......
在超大规模芯片设计中,时序收敛是保证设计能够在各种环境下正常运行的必要条件。所以在集成电路后端设计中,需要在各个设计阶段多......
阐述一种适用于高性能DSP的后端设计与实现技术，基于高性能DSP的特定结构与关键路径，有针对性地完成后端设计与实现。基于28nm工艺，可......
电路综合是超大规模集成电路芯片设计中承前启后的一个重要环节,综合的策略从方方面面影响着综合网表的质量。近十年来,随着工艺进......
近年来,随着集成电路工艺特征尺寸逐步演进到深纳米水平,市场也对消费类电子的功耗、性能与产品设计周期提出了更高与更加苛刻的要......
随着半导体产业与生产技术的成熟发展,及逻辑单元工艺尺寸的不断减小,数字逻辑状态维持的临界电压不断下降,由各种辐射因素带来的......
现在FPGA器件的容量越来越大，在FPGA设计中，人们关注的往往不是器件资源的消耗，而是设计的时序足否收敛。本文介绍了大规模FPGA设计中......
本文旨在介绍利用MCMM(Multicorner-Multimode多工艺角多工作模式)技术快速实现芯片时序收敛。该项技术主要是模拟芯片在不同工作......
当芯片设计进入深亚微米,串扰效应引起大量的设计违规,尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估......
提出了一种适用于嵌入式高性能处理核时序收敛的精细化物理设计方法,针对嵌入式高性能处理核的特定结构、关键路径,从精细化物理设......
随着集成电路技术和应用的发展,能效优化成了集成电路设计所要解决的重要挑战。动态电压频率调整技术(Dynamic Voltage/Frequency ......
随着数字集成电路的集成度越来越高,工艺节点越来越小,芯片设计的规模越来越庞大。保证大规模芯片在物理设计完成后的时序收敛成为......
基于Altera FPGA的LogicLock(逻辑锁定)设计方法提高了复杂系统设计时的效率，在设计整合时，能更好的继承各个模块的实现结果；Assignme......
本文以RF接口模块的后端物理设计与实现为例,使用0.18um工艺,阐述了在集成电路EDA设计工具的辅助下布局布线的具体实现方法,通过对......
深亚微米工艺使得裸片(die)面积减小、芯片频率提高和成本降低，但是与此同时芯片的复杂度成指数增加，在芯片设计过程中复用多个高性......
当前CMOS数字芯片设计流程缺少对电路电磁抗扰性的检验.大幅电磁干扰会导致数字电路出现电路失效,但电路失效的原因以及电路失效与......
随着半导体制造工艺进入深亚微米，器件的特征尺寸进一步减小，单位面积上可以容纳的晶体管数目急剧增加，芯片的集成度大幅提高，为大规模......
随着数码技术、半导体制造技术以及网络的迅速发展,将视讯、影音、通讯集合于一身的数码产品倍受热捧,其发展速度可以用日新月异来......
Xilinx公司、Altera公司及其他厂商供应的最新复杂FPGA均具有1500根以上的引脚,并都内含1000万个以上的门电路.FPGA在实现时序收敛......
针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成......
期刊
在当今的深亚微米设计中,诸如串扰延迟等信号完整性效应可能导致无穷尽的信号损害,对时序收敛造成负面影响.然而,你可以通过串扰延......
近几年来,DFM一直是全球EDA业界最热门的题材。从各家EDA公司的网页上进行了解,DFM可以是优化标准单元库的成品率,或是压缩版图,也......
为提高带宽,很多类型的Memory都采用了Double Data Rate(DDR)interface,它对在内存控制器(memory controller)设计过程中的时序收......
主达成了4种功能模式、3个PVT角点下芯片物理实现的完全时序收敛.目前,该芯片已通过0.18 μm/6Metal CMOS技术完成投片,拥有约2000......
在低于40纳米的超深亚微米VLSI设计中,时钟树网络在电路时序收敛、功耗、PVT变异客差和串扰噪声规避方面所起的作用要更重要得多.......
如何完成多模时序收敛,同时考虑多角优化rnMMMC(多模多角)是多数后端工具吸引人们注意的主题所在.从理论上来说,由于MMMC能减少迭......
65纳米设计时序收敛问题介绍rn时序收敛一直是当代ASIC设计物理实现的主要问题,特别是对于那些用于通信产品中的ASIC来说更是如此.......
深亚微米工艺下超大规模芯片的物理设计面临很多挑战，互连延时和串扰效应成为影响时序收敛的关键因素。文中介绍了一种采用二次综合......
针对深亚微米工艺下版图设计中存在的时序收敛问题,提出了一种区域约束的版图设计方法.通过布局规划将各模块约束在版图的特定区域......
为简化和加速复杂IC的开发，Cadence设计系统公司不久前推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具，旨在帮助......
Altera公司发布 Quartus II软件Arria 10版v14.0--先进的20 nm FPGA和SoC设计环境。客户可以使用这一最新版软件所包含的全系列20 ......
基于Altera现场可编程门阵列的逻辑锁定设计方法可提高复杂系统设计时的效率，在设计整合时，能更好地继承各个模块的实现结果；约束编辑......
在数模混合集成电路中,时钟信号是数据传输的基准,它对芯片能否正常工作起决定性的作用。由于数模混合集成电路的特殊性,在对时钟......
为简化和加速复杂IC的开发，Cadence设计系统公司（NASDAQ：CDNS）推出Tempus^TM时序签收解决方案。这是一款新的静态时序分析与收敛工具，旨......
时序分析平台Tekton可在不牺牲精度的前提下较传统工具大幅提高容量，显著缩短运行时间，可以在低成本硬件上有效运行多场景分析。为解......
Xilinx，Inc．宣布面向最新Virtex^TM-5 LXT FPGA平台推出完整的逻辑设计解决方案，包含升级版集成软件环境（ISETM）设计工具。Virtex^TM-5 ......
为提高带宽,很多类型的Memory都采用了Double Data Rate(DDR)interface,它对在内存控制器(memory controller)设计过程中的时序收......
随着芯片设计向更高的频率发展，传统的时钟树综合策略是尽量减小时钟偏移，但是这样的时钟树综合策略已经逐渐不能满足时序收敛的需要......
扫描链测试,作为一种简单、高效的可测性设计方法,已经广泛应用于集成电路设计中。该方法可以有效地检测出电路制造过程中的缺陷和......
为简化和加速复杂IC的开发，Cadence设计系统公司（NASDAQ：CDNS）近日推出TempusTM时序签收解决方案。这是一款新的静态时序分析与收敛工......
Cadence设计系统公司推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具，旨和帮助系统级芯片（SoC）开发者加速时序收敛......
在0.18 μm下,时序收敛的关键是互连线延时问题.文章介绍了一种时序快速收敛的RTL到GDSII的设计方法,该方法有效地消除了逻辑综合......
