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本文从硬件描述语言(Hardware Description Language,HDL)和软件程序语言的相似性出发,给出一个寄存器传输级测试生成方法.首先为Verilog描述的电路建立对应的内部层次模型;其次运用分支覆盖和位功能覆盖策略生成高级测试用例(test case);最后通过采用不同的填充方法,得到高级测试序列.本方法实现了程序的自动执行,门级故障模拟结果说明此方法是可行的.