测试数据压缩相关论文
在20世纪90年代,一个较复杂的芯片包含几十万至几百万个晶体管,而现在一个芯片可以包含上百亿个晶体管。芯片日益增加的集成度和复......
学位
随着集成电路制造技术的快速发展,系统芯片(System on a Chip,SoC)逐渐成为现实。SoC将一个完整的系统集成在单个芯片上,从而缩小......
集成电路的发展是当代科技最引人注目的焦点之一，它的应用已深入到人类生活的方方面面，对集成电路可靠性的要求越来越高，特别是在航空......
近年来，集成电路遵循着著名的摩尔定律，其集成度越来越高，已从片上系统SoC(System on a Chip)发展到片上网络NoC（Network on a Chip）。V......
随着超大规模集成电路的不断发展,芯片的规模变大,结构变得更加复杂,对芯片进行测试时所需的测试数据量在不断增加,使得测试时芯片......
随着集成电路的快速发展,晶体管的尺寸越来越小,芯片开发者能够在芯片上使用的晶体管也越来越多,同时芯片的设计尺寸越来越小,其制......
集成电路(IC)工艺和设计方法的提高,在单个芯片上集成多个芯片实现更为复杂的功能成为可能,系统芯片(SOC)集成技术在这种背景下应......
随着信息化时代正在高速发展,电子设备的市场需求量不断攀升。集成电路(Integrated Circuit,IC)作为电子设备的核心,需求量也在与......
随着现代工业技术的不断发展,数字电路的集成度越来越高,系统芯片(System-on-a-Chip,SoC)上集成的知识产权核(Intellectual Proper......
庞大的测试数据量对自动测试设备(ATE)的存储性能、I/O通道数和工作频率提出了更高的要求,同时增加了测试应用时间,提高了测试成本......
集成电路的规模逐渐增大,测试数据量也不断增多,这使得测试数据存储代价上升和测试应用时间延长,最终导致芯片测试成本增加。而如......
用户在使用带有芯片的设备时,希望芯片在尽可能小的情况下,提供尽可能多的功能,这就导致芯片的集成度过高,测试时单位面积上需要的......
随着国内外半导体行业的迅猛发展,芯片生产制造过程中芯片测试的重要性与日俱增,高效、低成本的测试方案和设备成了半导体行业中AT......
随着集成电路规模不断扩大,芯片上晶体管的集成度越来越高,芯片测试越来越困难,测试数据量越来越大,测试成本越来越高。如何提高测......
近几十年来,随着超大规模集成(VLSI)电路技术发展的突飞猛进,半导体芯片上晶体管的密度成指数倍增加,数字集成电路(IC)测试已然成......
随着电子制造业技术的不断进步,集成电路的规模和复杂度日益增加,功能也越来越多。这在给人们的生活带来很多便利的同时,却使得集......
随着集成电路的迅猛发展，工艺技术愈加完善，片上系统（SystemonaChip，SoC）得到十足发展。SoC以其较小的面积集成了强大的电路功能，满足了......
测试数据量的快速增长成为导致测试时间增加、制造成本提高的一个主要因素。为减少测试数据量,提出一种快速查找最佳有理渐近分数......
提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距......
为提高集成电路测试效率,提出一种结合三态信号的改进游程编码压缩方法。先对原始测试集进行部分输入精简处理并填充测试集的无关......
文章提出了一种基于数据预处理的交替与连续长度码的数据压缩方法.它利用了相邻测试向量之间不同位较少的特点,同时也利用了这样的......
SOC测试中的测试数据具有数据量大、游程长等特征,对此提出一种新的测试数据压缩方法——混合前缀游程编码.通过改进传统双游程编......
为了有效地降低数字集成电路测试成本,提出了一种编码压缩方案和测试排序算法。这种压缩方案就是把每一个测试模式分成固定长度的......
提出一种相对游程长度编码方案,以在不增加待编码数据中游程数量的情况下,达到减少待编码游程长度的目的,即通过缩短代码字长度来......
本文提出了一种有效的基于游程编码的测试数据压缩/解压缩的算法:混合游程编码,它具有压缩率高和相应解码电路硬件开销小的突出特......
文章提出了一种混合定变长虚拟块游程编码的测试数据压缩方案，该方案将测试向量级联后分块，首先在块内找一位或最大一位表示，再对块内......
测试数据和测试功耗是集成电路测试时关注的两个主要问题.为缩减测试数据体积和降低测试功耗,提出了一种基于可重构MUXs网络的低功......
本文提出了一种新的基于初始状态的并行折叠计数结构，并给出了建议的多扫描链的BIST方案．与国际上同类方法相比，该方案需要更少的测试......
针对FDR编码算法对1编码效率低的弊端,提出了能同时对0和1编码的改进FDR编码算法,采用基于有限状态机的解码电路设计解码器,利用Go......
文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可......
文章提出一种基于FDR码改进分组的SoC测试数据压缩方法.经过对原始测试集无关位的简单预处理,提高确定位0在游程中的出现频率.在FD......
该文提出了一种基于折叠关系压缩方案,该方案是利用折叠技术,将SOC芯片中芯核的测试数据整体进行折叠关系的判断,并且能够根据是否......
运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一......
为减少测试数据存储容量,提出一种动态更新参考切片的IP核测试数据压缩方法.使用3个扫描切片作为参考切片,若扫描切片与参考切片相......
提出一种扩展前缀编码的测试数据压缩方案,采用变长到变长的编码方式对任意长度的0游程和1游程编码,代码字由前缀和尾部组成,用扩......
以减少系统芯片SOC测试时间和测试数据量为目标，引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试......
通过对测试集的研究发现，与参考数据块相容的数据块数目随着值的增加，其出现的频率急剧下降。基于这个特征，提出了一种利用FDR码变体......
提出了一种无理数字典码的测试数据压缩方案，能有效地压缩芯片测试数据。方案利用无理数序列建立字典，编码时只需进行相容性检查，无需......
提出了一种基于一位标识的测试向量混合编码压缩方法。本方法根据各个向量含X位的概率，把整个测试集分成两组，一组采用混合编码；另一......
随着系统芯片集成度的提高，芯片所需要的测试数据也越来越庞大，为解决由此带来的自动测试设备（ATE）存储容量和带宽之间的矛盾，提出了一......
针对集成电路测试中测试数据量过大的问题,提出一种改进型EFDR编码压缩方法。该方法保留了原EFDR编码中可同时对0游程和1游程编码......
编码方法通过压缩原始测试数据达到减少测试数据量的目的,是解决集成电路测试过程中测试数据量快速增长的有效方法之一。提出一种......
为压缩内建自测试（BIST）期间所需测试数据存储容量，提出了一种新的基于测试数据两维压缩的BIST、方案。建议方案首先使用多扫描链相容......
文章提出了一种基于多扫描链相容压缩的距离标记压缩方法，该方法可以有效压缩芯片测试数据量。此方法利用相容压缩和基于差分的编码......
提出一种测试码压缩方法,首先切分测试集中含确定位较多的难以编码的测试向量,然后与未被切分的测试向量共同组成新的测试集,并将......
针对芯片测试过程中自动测试设备需要向被测芯片传输大量测试数据的问题,提出了一种引导测试向量自动生成广义折叠集的方法．该方法......
提出一种新的压缩编码———VariableTail对测试数据进行压缩.建立了两个优化模型,并提出了一种测试向量排序和不确定位定值算法.......
为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精......
为减少测试数据存储量,提出一种有效的新型测试数据压缩编码--PTIDR编码,并构建了基于该编码的压缩/解压缩方案.PTIDR编码能够取得......
