集成电路的发展是当代科技最引人注目的焦点之一，它的应用已深入到人类生活的方方面面，对集成电路可靠性的要求越来越高，特别是在航空航天、工业控制、金融、医疗等领域，一个小小的故障就可能造成令人无法挽回的损失，因此为保证集成电路可靠性的测试越来越受到人们的关注。由于集成度的迅速增长，使得对其进行的测试变得越来越困难，因此在测试领域所展开的一系列研究有着重大的理论意义和实用价值。本论文针对数字系统的测试数据压缩展开了研究。测试编码压缩有效地减少了数字电路测试时传输的数据量和测试时间，缓解了因集成度的迅速提高所带来的海量测试数据量，与外部测试设备有限的带宽之间的矛盾，引起了学术界和工业界的广泛关注。本文的主要工作如下：首先详细论述了数字电路测试的相关概念，及其发展到SoC测试后面临的挑战，从测试源划分的角度，分析了SoC测试数据压缩的两种研究方法，将现阶段主流的数据编码压缩方案做了新颖的、尝试性的划分。接着，提出了基于数据块的差分标记码，将差分技术引入数据块编码，对测试数据中大量的无关位进行配置，并与经典的输入精简技术相结合，大大提高了编码压缩的效率。实验结果表明，差分标记码在编码压缩需考虑的诸多方面达到了较好的权衡，已接近、甚至超过许多著名的编码方案。然后，对一系列高效的基于数据流的编码进行了总结、讨论，将它们归为一种新的广义交替码。为更有利于压缩，对测试集中的所有向量按各自的特征分组，该方案弥补了流式编码对某些电路测试数据压缩的不足，成为一种更为强壮的编码方案。