随着集成电路制造技术的快速发展,系统芯片(System on a Chip,SoC)逐渐成为现实。SoC将一个完整的系统集成在单个芯片上,从而缩小了系统的体积;SoC采用基于IP(Intellectual Property,知识产权)核的设计方法,从而缩短了设计周期,降低了芯片成本。SoC技术使得芯片的集成度和速度迅速提高,芯片测试的复杂性和测试数据量随之激增,而自动测试设备的传输速度、通道数目、存储容量却非常有限,导致SoC的测试时间过长,测试成本急剧上升,SoC测试面临着严峻的挑战。　　本文主要研究了测试数据压缩和内建自测试生成优化技术。从片外和片内不同角度,研究如何减少SoC的测试数据、缩短测试时间。在测试数据压缩技术方面,设计了一种编/解码压缩方法。该编码将测试数据划分为几种不同类型的序列,针对不同序列各自的特征以及彼此之间的关系,通过基于游程的编/解码方法,对测试数据进行编/解码。仿真验证表明:该编码能有效地压缩测试数据,尤其对‘0’出现概率不太高的测试集具有更佳的压缩效果;设计的解码器能够正确地恢复原测数据。在片内测试生成优化方面,主要通过研究加权随机测试生成结构,结合细胞自动机(Cellular Automata,CA)技术和遗传算法,设计了优化的加权CA测试生成方案,通过软件仿真验证证明应用此方案能有效地减少冗余的测试矢量,提高故障覆盖率。