相对单处理器系统而言,多核系统芯片具有低功耗、高并行度等优势,从而保证了芯片性能的持续增长。但是随着系统设计规模持续增长,仿真验证会出现效率低和精度小等问题,需要效率更高、精度更好的建模方式；此外,现有的多核SoC中使用的通用处理器大都在软件控制方面有优势,对一些实时性、高密度计算类应用而言,存在一定局限性。因此,本文在已有多核体系结构的基础上,研究基于C语言的系统级设计方法及高性能浮点协处理器设计技术,研究面向多核架构的浮点协处理器软硬件协同验证方法。　　 本文的主要工作与贡献如下:　　 1、为了加快验证的效率和提高仿真精度,实现结果比较和验证,本文建立了基于C语言的浮点协处理器存储精确型模型,并完成浮点协处理器系统级仿真测试。实验结果表明系统级仿真模型提高了约九百倍的仿真速度,仿真结果可以精确到六位有效数字。　　 2、使用“ARM处理器+协处理器”的运算结构,完成一款高性能浮点协处理器及其指令集设计:针对高精度浮点运算需要,完成定制功能浮点指令的指令集设计,给出具有通用性功能的浮点指令；设置批处理运算模式以加速向量类运算,该模式针对同种类型运算的全流水操作,大大提高了运算效率。实验结果表明浮点协处理器在FPGA平台上最大工作频率为200Mhz,计算结果可以五位有效数字。　　 3、提出一种便于多核并行化软件编程的单指令多数据流协处理器运算单元结构,可并行处理复数的实部和虚部；可实现DMA数据搬运、浮点数据运算与定点数据运算并发执行。实验结果表明多核系统的加速比为3.35。