全扫描测试相关论文
扩展相容性扫描树技术通过添加逻辑非和异或函数扩展了扫描单元的相容性,并对相容的扫描单元扫描移入相同的测试向量值,大大减少了......
随着集成电路规模不断扩大,芯片上晶体管的集成度越来越高,芯片测试越来越困难,测试数据量越来越大,测试成本越来越高。如何提高测......
随着集成电路工艺复杂度和设计复杂度的提高,集成电路的测试成本在总的设计成本中所占的比例正逐年攀升,集成电路的测试变得越来越......
尽管扩展相容性扫描树技术可以彻底地降低测试应用时间和平均测试功耗，扫描输出的个数却大大增加．这使得测试响应的数据量增加，从而为......
针对实际电路具有多个扫描输入的情况，设计出一种新的具有多个扫描输入的扫描树结构，该结构能有效降低测试应用时间和平均测试功耗。......
过高的测试功耗和过长的测试应用时间是基于伪随机内建自测试（BIST）的扫描测试所面临的两大主要问题.提出了一种基于扫描子链轮流扫......
在扫描树测试技术中,对相容单元扫描移入相同的测试向量值可以显著地减少测试应用时间,但会使测试需要的引脚数和测试响应数据量增......
针对基于相容类加权的扩展相容性扫描树构造算法在生成相容类时存在的问题，对其进行3个方面的改进：选取包含X的扫描单元，选取度更小的......
自反馈测试方法TVAC在时序电路中的应用研究还处于起步阶段。为此，研究其在同步全扫描时序电路测试中的应用，提出2种测试结构，并对ISC......
通过改进IFDR码,提出一种基于游程相等编码的改进FDR（ERFDR）方法.首先,该方法不仅能同时对原测试集的0游程和1游程进行编码,而且,当......
全扫描设计通过提升电路的可控制性和可观察性,大大降低了测试生成的复杂度,被认为是最有效的可测性设计方法之一。全扫描设计中的......
随着半导体工业的发展,集成电路的测试变得越来越困难,日益成为一个挑战。可测试性设计(DFT)可以显著降低集成电路的测试复杂性。......
随着超大规模集成(VLSI)技术的迅猛发展,芯片中晶体管的密度呈指数增长,集成电路的测试日益成为热点和挑战。全扫描测试设计是VLSI......
全扫描测试是最有效和流行的可测性设计技术之一。全扫描测试技术将时序电路的测试产生问题转化为组合电路的测试产生问题,降低了......
