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随着半导体工业的发展,集成电路的测试变得越来越困难,日益成为一个挑战。可测试性设计(DFT)可以显著降低集成电路的测试复杂性。全扫描设计是种最实用和流行的可测试性设计技术,广泛应用在超大规模集成(VLSI)电路和片上系统(SOC)中。全扫描设计方法通过把时序电路中的触发器单元改造成扫描单元,组织成单条或多条扫描链,将时序电路的测试生成问题转化为组合电路的测试生成问题,降低了测试产生的复杂度,并提高了故障覆盖率。但是,全扫描设计方法的测试应用时间、测试功耗和测试数据量都大大增加。本文主要探讨集成电路测试中的低功耗测试技术。为了降低测试功耗,扫描链阻塞技术被提出来。在这类技术中,通过添加阻塞逻辑阻塞部分扫描单元,使得电路在测试过程中仅有一部分扫描单元活跃,大大降低了测试功耗。但是,引入附加逻辑带来了面积丌销,而且附加逻辑很可能添加在关键路径上从而导致电路性能下降。为了解决这些问题,本文提出了一种基于阻塞技术的高性能低功耗全扫描电路测试方法。阻塞结构添加在关键路径上会引入额外的时延,从而导致集成电路性能下降。因此,在该方法中,首先识别全扫描电路最长时延的关键路径,然后采用两种简洁的阻塞结构阻断扫描移位中未处于最长关键路径上输入端的触发器与其输出端的功能逻辑,最后统计电路的功耗。对于ISCAS’89基准电路,针对两种不同的阻塞结构,提出方法的扫描移位功耗分别降低了62.43%和62.19%,增加的面积开销分别为6.26%和4.18%。最后,为了进-一步降低提出方法的面积丌销,本文提出了一种基于阻塞技术的高性能低功耗低面积丌销的全扫描电路测试方法。该方法在功耗降低和面积开销之间作一合理的权衡,降低面积丌销,适当降低测试功耗。对于ISCAS’89基准电路,改进后方法的扫描移位功耗分别降低了45.33%和44.59%,增加的面积开销分别为4.10%和2.73%。