本文主要阐述基于FPGA在IEC 61850报文中插入时间戳功能单元。首先介绍了变电自动化的发展情况,时间标定单元在变电自动化中的作用,还有以太网的发展与IEC 61850协议,然后总体介绍了对整个系统的内部结构、模块划分,再对各个模块的设计进行了详细的描述,接着介绍了开发环境和验证工具,之后给出了测试方案,验证数据、实现结果及时序仿真波形图。本文对时间标定单元中的主要功能模块,诸如发送模块,时间模块,CRC校验与编码模块以及PHY芯片的配置模块是基于FPGA及硬件描述语言的解决方法。设计选用硬件描述语言VerilogHDL,在开发工具Libero9.0中完成软核的综合、布局布线、汇编,在Modelsim中进行时序仿真验证,最终下载到Actel公司的ProAsic A3P1000型号FPGA中进行测试验证。对设计的验证采取的是由内及外的方式。验证流程是功能仿真、时序仿真、板级调试,最终通过系统测试,验证了该设计的功能。在设计软核时,尽量考虑硬件的实现方式,充分考虑FPGA芯片内部资源的最优化及Verilog语言的可并发执行的设计理念,力求做到面积小而速度快,以满足产品成本、性能和实用性的要求。