LDPC码因其逼近Shannon极限的优秀译码性能而受到广泛关注,并被纳入LTE和第四代通信系统标准中。在此背景下,LDPC码的性能提高及其硬件实现一直是研究的重点。为此本文从LDPC码的设计方面就PS-LDPC类码的围长特性提出了优化方案,并从硬件设计方面提出了一种适用于这种PS-LDPC类码的可配置的FPGA设计方案。本文首先概述了PS-LDPC类码有关的基本理论,并以此为基础分析了传统PS-LDPC类码围长衰减不理想的原因。为了优化围长特性,本文提出一种基于PEG思想的环查找算法,并以不同的方式将这种算法应用于PS-LDPC码和QC-LDPC码的设计中。并得到更优的围长衰减曲线。其次,给出了基于PS-LDPC类码的FPGA硬件设计模型。这种模型采用了消息传输的路径选择机制,实现了部分计算处理单元的可重用,因此这种设计降低了硬件资源开销。改进的PS-LDPC码还保证了纠错性能。此外还引入流水化设计,并实现Gbps的吞吐率性能。这种设计模型亦可用于具有大尺寸子矩阵的QC-LDPC类码的硬件设计。最后,借助硬件设计工具及时序仿真工具对这种PS-LDPC译码器的综合性能进行考察,在不同的PS-LDPC码结构下呈现了迥异的性能。以此得到了可通过配置PS-LDPC码的结构参数实现具有不同性能指标的译码器。这种可配置的PS-LDPC译码器由于可根据应用需要灵活设计,在未来以异构为主的网络环境中可普遍应用。