近几年,速度更快,密度更高,价格更低的电子终端产品层出不穷。特别是和计算机相关的产品,例如:CPU、显卡等。这些产品的高速发展,需要持续不断的提高运行速度和功能,同时尽可能的减少电的消耗和单个集成电路的价格。对于这些有特殊需求的应用来讲,我们必须要在集成电路的制造过程中对一般的器件工艺进行改进,从而产生了高速逻辑电路器件。高速逻辑电路由于要求较高的运行速度,所以主要出现在0.18微米以后的较高级的制程。0.15微米制造技术作为最后一个使用铝为后段金属连线的技术有很多的优点,比如造价相对便宜,集成度较高,速度快。因此,0.15微米高速逻辑电路器件工艺具有很高的应用价值和市场前景。我们现在的0.15微米高速逻辑制程是在现有的0.15微米普通逻辑制程的基础上,通过计算机工艺仿真,最终以调整栅极的沟道长度和离子注入的浓度以及相应的热预算等方式来实现的。但是,这其中还存在很多的问题等待我们去解决,比如器件电性参数存在很多的问题,需要进行优化,还有产品的良率很低(小于0.5%),需要进一步提高。本研究课题正是基于以上背景,以0.15微米高速逻辑电路器件和工艺为研究对象,通过理论分析和实验验证来调整工艺参数,比如改进离子注入的浓度和后段隔离层的HDP(高密度电浆)沉积程式,从而成功实现了对0.15微米高速逻辑电路的器件特性的优化和良率的提升。首先,针对器件电性参数的分析发现目前主要存在两个问题,其一是横向与纵向器件的电性参数不相匹配,其二是NMOS的漏电流偏大。于是,综合现有工艺制程的特点,与成熟的0.15微米逻辑制程比较,发现横向纵向器件的电性参数不匹配是由LDD(浅掺杂漏极)注入时比较明显的“阴影效应”产生的。我们调整了离子注入的程式,使用四次旋转离子注入方式替代原先的离子注入方式,解决了横纵器件的电性参数不匹配问题。而对于NMOS漏电流偏大的问题,则首先调整了LDD和Pocket离子注入的浓度,然后通过对后段隔离层的工艺调整,改变了晶圆的弯曲情况,使器件在沉积后受比较小的张应力的影响,从而成功减小了NMOS的漏电流。通过以上对器件的优化,良率已经提升到了40%左右,但仍然没有达到量产的标准,需要作进一步提升。于是,我们又对后段工艺进行了改进。通过分析与实验,我们成功调整了隔离层HDP沉积的工艺参数,从而消除了金属内连线的损伤和金属间的隔离层空洞,使产品良率从40%提升到70%以上,达到了客户的要求。最终我们通过实现对0.15微米高速逻辑器件的优化与工艺的改进,建立起了可以大规模量产的生产线,获得了很大的经济效益。