【摘 要】
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设计对比回顾图1和图2，图1中FPGA上的大多数PIO引脚用于扩展8032的总线。因此，相当一部份逻辑和布线资源须用于总线存取/路由和地址解码。由于RF模块接口采用UART模式且8032仅
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设计对比回顾图1和图2，图1中FPGA上的大多数PIO引脚用于扩展8032的总线。因此，相当一部份逻辑和布线资源须用于总线存取/路由和地址解码。由于RF模块接口采用UART模式且8032仅有一个UART ，必须用软件实现一个由定时器中断驱动的软UART。为节省FPGA有限的I/O引脚资源，该设计
Design Comparison Review Figure 1 and Figure 2, most of the PIO pins on the FPGA in Figure 1 are used to expand the 8032 bus. Therefore, a significant portion of the logic and routing resources are required for bus access / routing and address decoding. Since the RF module interface uses UART mode and the 8032 has only one UART, a software-driven soft UART driven by a timer interrupt must be implemented. This design is saved as a saving of FPGA limited I / O pin resources
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