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提出基于信元离开间隔与令牌控制的成形算法，该算法可使源流量的峰值速率、平均速率、最大突发长度和ＣＤＶ变更到期望的值，并可保证已成形流量的透明性，而且当源流量符合声明的参数时，成形延迟很小，通过仿真，评估了所成形算法的性能，给出了基于共享缓冲区，链表物递减排序器的成形器实现结构，并对其操作进行了研究。