论文部分内容阅读
万伏级超高压功率器件主要应用在高压直流输电、全电化舰船、高能激光武器等领域。尽管硅（Si）器件通过串联形式可以将模块电压做到10 kV以上,但是元器件数量多,拓扑结构繁杂,寄生效应增多,极大地制约了超高压大功率电力电子装置的性能。以碳化硅（SiC）器件为代表的宽禁带功率半导体器件凭借其高耐压、低损耗、高热导率等优势,在超高压大功率电力电子应用领域展现出巨大的潜力。SiC功率器件被誉为带动“新能源革命”的“绿色能源”器件,其中10 kV超高压SiC功率器件无需复杂的串并联结构,可以减少系统元器件数目,简化电路拓扑结构,极大地提高电能转换效率和系统可靠性。迄今国内外10 kV超高压SiC功率器件仍处于研发阶段。因此,本文对超高压SiC功率器件新结构的研究具有非常重要的意义。本文针对超高压SiC功率器件结终端耐压机理和新结构的关键科学和技术问题,深入开展超高压SiC结终端电荷场调制机理研究,建立结终端耐压模型;提出电荷场调制结终端扩展的10 kV SiC Pi N新结构和集成低势垒二极管的10 kV SiC MOSFET新结构;并基于国内碳化硅功率器件工艺平台,成功研制出10 kV/100 A SiC Pi N二极管和10 kV/10 A SiC MOSFET晶体管,为国内超高压SiC功率器件的设计与研制提供了理论和技术指导。本文主要研究内容与创新工作如下:1.建立超高压SiC器件结终端扩展结构的耐压解析模型。基于电荷场调制机理和阻断状态时结终端区域的电荷平衡理论,分析超高压SiC结终端扩展结构的特点,分别建立了耗尽层扇形分布结终端扩展（Sector Depletion Distribution-Junction Termination Extension,SDD-JTE）解析模型和耗尽层椭圆分布结终端扩展（Elliptical Depletion Distribution-Junction Termination Extension,EDD-JTE）解析模型。在上述模型指导下,获得10 kV结终端扩展结构的击穿电压达到其理论击穿电压的98%以上,实现了高电压保护效率和结终端电场优化分布的良好调制效果,为超高压SiC结终端扩展结构和工艺设计奠定良好的基础。2.基于上述机理和模型,提出适用于10 kV功率器件的高K介质增强耗尽JTE（High-K dielectric Enhanced Depletion-JTE,HKED-JTE）新结构和均匀刻蚀型场限环（Etching Uniform Field Limiting Ring,EU-FLR）新结构。其中,HKED-JTE结构是在JTE表面引入高K介质层,对SiC体内的电通量具有吸引作用,以达到优化表面电场分布之目的。阻断状态时,高K层在界面处会感应出负电荷,有助于增强耗尽JTE结构,使得高K层和SiC界面的尖峰电场相比传统双区JTE结构降低54%,进而拓宽JTE注入剂量窗口,达到传统双区JTE结构的近4倍。另一种EU-FLR新结构通过改变刻蚀深度、刻蚀位置和环间距等结构参数,优化结终端的电场分布,使击穿电压达到理想平行平面结击穿电压的90%,相比于同等耐压等级的传统等间距场限环,结终端长度减少30%;相比同样面积的传统等间距场限环结构,结终端耐压值提高58%。3.提出电荷场调制结终端扩展（Charge Field Modulated-Junction Termination Extension,CFM-JTE）新结构,研制出10 kV/100 A的CFM-JTE SiC Pi N二极管。CFM-JTE结构引入了5个具有不同电荷量的区域,分别对主结和结终端进行电荷场调制。CFM-JTE结构的反向阻断电压达到理想平行平面结击穿电压的99%,而长度仅400μm,同时,其注入剂量窗口为7.1×1012cm-2～1.35×1013cm-2,相比外环调制辅助JTE和双区JTE结构分别提升了33%和106%,具有更好的工艺鲁棒性。本文基于国内SiC工艺制造平台,在外延层掺杂浓度为5×1014cm-3、厚度为100μm的4寸N型4H-SiC晶圆片上研制出10 kV/100 A的超高压CFM-JTE SiC Pi N二极管,有源区面积为0.1 cm2,最大击穿电压为13.5 kV@IR=10μA,达到理想平行平面结击穿电压的96%,常温下具有100 A的大电流处理能力,Baliga优值(BFOM=BV2/Ron,sp)高达173.6 GW/cm2,相关性能达到国际先进水平。4.提出一种集成低势垒二极管的10 kV SiC MOSFET新结构（Low Barrier Diode-MOSFET,LBD-MOSFET）,研制出10 kV/10 A超高压SiC MOSFET晶体管。LBD-MOSFET通过在一侧P＿base区上方引入N＿well区,降低源漏间的电子势垒,从而在元胞中形成一个低势垒二极管。当其在第三象限工作时,低的电子势垒使LBD以更低的源漏电压开启,因此有效避免了体二极管开启所导致的双极退化效应。LBD-MOSFET器件的第三象限开启电压为1.3 V,相比传统结构下降了48%,其特征栅漏电容Cgd和高频优值(Ron×Cgd)分别为1.0 p F/cm2和194 mΩ·p F,相比传统结构分别降低81%和76%。为了改善栅极氧化层可靠性,提出了一种表面介质加固的SiC MOSFET新结构（Central Surface Dielectric-MOSFET,CSD-MOSFET）和一种埋层介质加固的SiC MOSFET新结构（Central Buried Dielectric-MOSFET,CBD-MOSFET）。上述结构的栅氧化层电场均可控制在2.5 MV/cm以内,相比传统结构降低30%。基于国内SiC器件工艺实验平台,在外延层浓度为5×1014cm-3、厚度为100μm的N型4H-SiC晶圆上成功研制出10 kV/10 A SiC MOSFET晶体管,击穿电压为11.3 kV,漏电流仅10μA;阈值电压为6.4 V@JDS=0.5A/cm2、VDS=1 V;正向导通电流为10 A@VGS=18 V、VDS=5 V,比导通电阻为130mΩ·cm2@VGS=18 V;Baliga优值(BFOM=BV2/Ron,sp)达到0.98 GW/cm2。