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闪存(Flash memory)系统在使用过程中会不可避免地受到各种干扰而产生误码,因此通常需要引入纠错码(Error Correcting Code,ECC)来保证数据存储的可靠性。LDPC码(Low Density Parity-Check Code)是一种线性分组纠错码,因为其具有接近香农限的纠错性能在通信领域得到了广泛应用,但是LDPC码译码复杂度高,译码过程消耗时间长,限制了其在闪存系统中的应用。本文针对上述实际问题,研究了闪存系统的物理特性和LDPC码的基本理论,在此基础上提出了以较小代价获取较高精度软信息的方法,以提高LDPC译码器的性能,并将该优化方法从二进制LDPC码扩展至多进制LDPC码。本文的主要研究内容和取得的成果如下:1、LDPC码原理研究与参数设计。LDPC码的几个主要模块:矩阵构造算法,编码算法以及译码算法,都有多种不同的算法实现方式。闪存系统有其特殊的物理特性,对纠错码的各项参数都有限制,比如固定页宽度、超高码率等。本文在完成LDPC码的原理研究和MATLAB仿真的基础上,对已有算法进行调整,重新选择编码的各项参数,设计符合闪存系统实际应用的编码方案。2、提出了基于闪存错误特征的联合译码策略。LDPC码译码器的迭代效率受软信息精度影响,而以往闪存系统纠错方案中获取软信息的时间、空间代价过大。本文在对闪存系统驻留错误数据进行总结的过程中,发现MLC闪存的存储单元中驻留错误引起的位跳变存在一定的规律。根据这种规律,可以在原始错误率的基础上计算位错误率,提高软信息精度,加快LDPC码译码的迭代收敛速度,即减少译码时间消耗,同时增强纠错能力。进行了二进制LDPC码的对比实验,验证了该优化策略能够显著提高二进制LDPC码的时间效率和纠错能力。3、研究了面向闪存系统的多进制LDPC码。多进制LDPC码是二进制LDPC码在高阶有限域GF(q)的扩展,其已经被证明具有比二进制LDPC码更强的纠错能力,但多进制LDPC码的译码复杂度比二进制LDPC码更高。本文研究了多进制校验矩阵的构造方法和译码算法优化过程。在完成多进制LDPC码仿真的基础上,将联合译码方案应用于多进制LDPC码,经实验验证联合译码策略对多进制LDPC的迭代效率和纠错能力均有较大幅度的提升。