随着信息技术的发展,模数转换器（ADC）的应用日益广泛。而在诸如雷达、超宽带通信系统、高性能数字示波器等产品中,模数转换器的速度性能通常是整个系统性能的瓶颈,因此高速ADC的研究备受重视。当前,高速ADC所采用的工艺一般可分为CMOS工艺与HBT工艺。与CMOS工艺相比,HBT工艺有着更快的电子迁移率、更好的器件匹配性能、更高的晶体管截止频率等优点,特别是In P HBT工艺,十分适合用于高速电路的设计。因此,本文将设计一款基于In P HBT工艺的ADC。在ADC架构的选择上,在对比当前几种主流高速ADC架构之后,最终选择采用折叠内插架构。折叠内插ADC可分为采样保持电路、粗量化模块与细量化模块等三个模块。其中,输入信号经过采样保持电路后,分为并行的两路信号到达粗量化模块与细量化模块,本文将对采样保持电路与粗量化模块的设计进行详细介绍。其中,高速采样保持电路是高速ADC中的重要模块,是保证整个ADC性能的关键。本文在分析几种常见的高速采样保持电路及对比优缺点之后,最终选择开环有源采样保持电路作为最终结构。本文详细介绍了采样保持电路中的非理想因素,并给出了相关应对措施。在具体电路设计时进行了详细的理论推导以及电路原理分析。关于粗量化模块的设计,根据粗细量化协同编码的要求,本文对整个粗量化模块电路进行了重新设计,详细介绍了系统层面的设计思路,并根据该思路给出了具体电路设计,最后用仿真进行了验证,证明符合设计要求。本文最终设计了一款采用折叠内插架构的In P ADC,其分辨率为8位,其中粗量化为3位,细量化为5位。ADC采样速率为6GSps,输入信号满摆幅为1.6V,输入信号带宽为500MHz。后仿真结果显示,在输入正弦信号频率为539MHz时,采样保持电路的有效位数（ENOB）可达8.43bit,信噪失真比（SNDR）为52.53d B,无杂散动态范围（SFDR）为54.90d B,满足设计要求。对于粗量化模块,最终的设计基本实现预期设想,且仿真结果显示基本实现粗细量化协同编码的功能。最终整体ADC在6GSps的采样速率与频率为539MHz的输入信号下,可实现有效位数为7.07bit,总版图的面积为5.82mm×5.27mm,在5V的电源电压下消耗的电流为2.6A。