微电子技术的迅速发展促使了系统芯片SOC的出现,并将集成电路带入了一个新的发展时期。它大大提高了芯片的产量,显著地缩短了芯片地开发周期,但同时也给测试带来了挑战。由于SOC集成IP核数目的增多和电路规模的扩大,测试数据和测试时间显著增加,使得测试成本越来越大。为了缓解这些问题,有必要对测试数据进行压缩。本文首先完成了一款16位定点高性能数字信号处理器DSP内核部分的功能验证,分析和讨论了数字信号处理器的测试平台,以软件仿真器为黄金模型,通过大量的测试向量对该DSP内核部分进行了三个层次的验证测试。最终的结果表明,该DSP内核在功能上完全兼容目标指令集。由于SOC采用的是以复用IP芯核为主的设计技术,随着集成IP核数目的增多,功能越来越复杂(尤其是处理器内核IP),SOC的测试数据量也随之急剧增加,测试数据压缩成为一个重要的研究方向。论文接着研究并提出一种数据压缩编码技术:数据分块兼容互补编码压缩算法,经过对ISCAS-89中电路的测试,表明这两种数据压缩方法都可以实现更好的数据压缩性能,并优于标准的FDR数据压缩编码技术。论文为DSP内核设计了该种算法的解码电路,性能分析表明该解码电路可以以较小的开销实现解码的功能。