目前,CMOS制程工艺已经迈入纳米节点以下,但在进一步提高芯片的集成度、运行速度以及减小集成电路的特征尺寸方面遇到了严峻的挑战,芯片小型化使材料和工艺技术面临着新的问题。绝缘体上硅和应变材料是两项在硅材料与硅集成电路巨大成功的基础上出现的、有独特优势、能突破体硅材料与硅集成电路限制的新兴技术。业内公认,绝缘体上硅技术和应变材料工程是维持Moore定律走势的两大利器。　　 本论文正是在上述背景下,结合上海微系统与信息技术研究所和德国Juelich研究中心的实验条件,在国家02科技重大专项“新型硅基应变材料”和上海市AM基金“基于应变硅材料的MOS器件研究”的支持下开展研究工作,主要包括以下3方面:　　 1.开发了基于绝缘体上高迁移率硅锗材料的量子阱pMOSFETs器件的设计和制备,器件工艺采用了先进的高k栅介质和金属栅材料。器件的流片结果表明:SiGe材料能够和高k栅介质完全兼容,SiGe-pMOSFETs的工作性能好,开关电流之比大于105,电流饱和特性良好。通过采用Split-C V方法,提取了空穴迁移率,发现采用应变SiGe沟道的pMOSFET的空穴迁移率比常规硅材料器件有了大幅度提高。　　 2.针对制备的SiGe-pMOSFETs中源/漏电阻偏大的问题,开展了NiSiGe源/漏接触特性的研究。采用了不同的C离子注入剂量,注入到SiGe衬底,研究了Ni和SiGe反应。研究表明:C离子注入的SiGe衬底,降低了Ni和SiGe反应的速度,提高了NiSiGe的热稳定性;此外,C原子分布在NiSiGe晶粒的界面和NiSiGe/SiGe的界面,大幅度降低了NiSiGe表面和NiSiGe/SiGe界面的粗糙度。　　 3.引入Al插入层,在国际上首次制备了均匀的NiSiGe外延层,NiSiGe薄膜和SiGe衬底基本达到赝晶生长,NiSiGe和SiGe衬底的界面平整,达到0.3 nm。进一步测试研究表明,NiSiGe薄膜为(101)取向,在NiSiGe形成的过程中,Al原子大部分移动到NiSiGe的表面,调制了Ni和SiGe的反应速度。此外,通过制备肖特基二极管,测试了NiSiGe/SiGe的肖特基势垒高度。测试结果表明:在外延NiSiGe薄膜形成时,与多晶的NiSiGe相比,降低了肖特基势垒的高度。