可编程逻辑器件 FPGA 和 CPLD 正越来越多地替代 ASIC 和 DSP 器件用于实现数字信号处理算法,基于 FPGA/CPLD 器件的信号处理系统具有很高的实时性,可嵌入其它系统,并能方便地实现系统级集成与功能扩展。本文采用直接型网络结构实现 FIR 数字滤波器的电路设计,该电路主要包括延迟单元、乘法器、加法器及逻辑控制单元。 通过对 Booth 算法的研究,本文提出了一种基 4 Booth 算法的硬件乘法器电路,为了提高硬件乘法器电路的运算速度,将保留进位加法电路和流水线技术引入了该乘法器电路。文中以 Xilinx 公司的 Foundation Series作为 EDA 开发软件,以原理图和 VHDL 语言相结合的输入方式,给出了16×16 补码乘法器电路的设计实例。通过仿真验证了该乘法器电路的正确性,该硬件乘法器电路的工作频率能达到 30 MHz 以上,可作为各种数字信号处理系统的基本运算单元。 本文以 16×16 的硬件乘法器电路作为基本运算单元,设计了一个串行结构的 33 阶低通 FIR 数字滤波器,为了提高 FIR 运算的速度,将乘法器电路本位和进位的求和操作放到了 FIR 运算的最后一步。该 FIR 数字滤波器能以 30 MHz 的速度进行运算,硬件电路仿真结果与软件实际计算结果相同。 本文还对设计出的 FIR 数字滤波器电路提出了改进方案。通过对乘加运算流水线设置的改进,FIR 运算的速度能达到 50 MHz 以上,这在实时性要求较高的场合更具有实用价值。