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锁相环(PLL)设计是现代集成电路设计中一个非常重要的课题。主要功能有为芯片提供时钟、时钟同步以及时钟数据恢复等。在辐射环境中,锁相环容易产生较大的抖动或相位偏移,严重时发生振荡终止的现象,导致整个芯片无法正常工作,进而给整个电子系统带来灾难性的后果[1]。随着器件特征尺寸的缩减,这种现象不仅仅出现在太空辐射环境中,在较恶劣的地面环境中也有可能发生。而低抖动一直是锁相环的一个重要的性能指标。相关研究表明,锁相环的加固方法在一定程度上会引入噪声,会影响锁相环的抖动性能。因此,对于锁相环的设计来说抗辐照设计和低抖动设计是一个相互制约的问题。针对上述问题,本文基于锁相环中各个模块的噪声分析以及锁相环中的非理想效应,给出了降低噪声的优化措施;在电路级和工艺级给出了加固电荷泵和压控振荡器的措施。本文的主要工作如下:⑴为了降低锁相环的抖动,分析了各部件对锁相环输出相位噪声的贡献,结合锁相环的非理想效应,给出了降低抖动的措施:采用了一款快速无死区的PFD,此PFD不存在反馈回路,响应速度快,有效降低了因PFD引入的噪声;设计了一款新型的LPF,通过模拟可以看出其对电源噪声以及控制电压上的噪声都起到了很好的抑制作用;设计了一款消除电荷共享的电荷泵。并从理论上对上述设计进行了分析与解释。⑵为了抗辐照加固,从电路级和工艺级两个层面进行了研究。一方面从闩锁效应产生的机理来研究抗闩锁的方法,另一方面分析CP中SET效应,得到通过添加电阻可以起到加固的效果;对于VCO模块,采用冗余的思想,设计了双环互锁的结构,和三模冗余相比,虽然加固效果差一点,但大大节省了面积和功耗。最后研究了三阱工艺的抗闩锁能力和抗SET能力,合理的使用三阱工艺,可以使芯片得到很好的加固效果。⑶最后,基于上述的研究,在65纳米的体硅工艺下设计了两款锁相环PLL1和PLL2,PLL2采用本文设计的降低抖动的电路结构,两款锁相环都可稳定工作在40MHz-1200MHz的频率范围内。模拟结果显示PLL2的抖动要比PLL1的低60%。