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近年来,低密度奇偶校验码(LDPC)由于具有接近香农极限的纠错性能,在信道编码领域已经引起越来越多学者的关注。LDPC码的研究方向就是尽可能的降低编码和译码的复杂度,找到一种适合硬件实现的码型。准循环LDPC(QC-LDPC)码是从LDPC码衍生出来的一类码。利用其校验矩阵的准循环特性,可以通过循环移位寄存器实现线性复杂度的编码,在译码时可通过并行处理提高吞吐量。本文依托国防基础科研计划资助项目(B3120133002),采用理论研究和硬件实现相结合的方法,对QC-LDPC码的编码和译码算法进行了深入研究,并基于FPGA完成了编、译码器的硬件设计。本文在简单介绍了LDPC码的定义、构造方式和编码算法等相关理论后,基于QC-LDPC码的生成矩阵,提出了串行和并行两种编码器结构,并在FPGA上做了硬件实现和仿真验证。通过综合结果对编码器的硬件资源消耗和编码速率进行了比较分析。本文详细介绍了和积译码算法原理,并对最小和算法的优化方案进行比较研究,最终选择了归一化方案对最小和算法进行优化。通过误码率性能仿真,改进后的算法只比对数域和积算法损失了0.1d B性能,而运算复杂度却大幅降低。同时对归一化最小和算法的量化方案进行了研究,并进行了定点仿真验证。基于传统的译码器结构和调整后的归一化最小和算法,提出了一种节约存储资源的QC-LDPC码译码器。在FPGA上对译码器的主要模块进行了电路设计和时序仿真,验证了设计的可靠性。与传统的译码器相比,改进后的译码器不需要存储变量节点信息,同一行的校验节点信息通过压缩存储方式存放,降低了大量存储空间消耗。以一个准循环(496,248)LDPC码为例进行了译码器整体仿真,对译码器进行性能分析发现,所设计的译码器主要资源占用较少。本文提出的译码器结构具有通用性,可以适用于大部分QC-LDPC码。