近年来以深度神经网络为代表的人工智能,在广泛的应用中取得了优异的性能,但是人工智能算法计算密集型和访存密集型的特点,导致硬件上计算和存储成本急剧增加,特别是在边缘计算任务中,急需高计算效能比的硬件支持。基于新兴非易失性存储器的存内计算架构,凭借其存储计算一体化、集成密度高和大规模并行计算的特点,成为突破冯诺依曼架构性能瓶颈的最有潜力的解决方案之一。但是,目前提出的多种存内计算核,由于受到阻值式存储器的非线性和模拟计算转换接口的制约,其计算精度和能效都不甚理想。为解决上述问题,论文分析了几种典型的存内计算核的特点及其局限性,设计了一个基于RRAM阵列8位鲁棒性的存内计算核。首先,论文采用8位二值性1T1R结构、固定读取电压和精准加权电路的RRAM阵列方案,减小RRAM器件的非理想性特性对权重量化和计算精度的影响。其次,论文提出了一个基于积分和电荷重新分配体制的积分乘法器,在完成乘和累加模拟计算的同时实现了数模转换,消除了传统的DAC接口,后置加权的方式也消除了RRAM的读取偏差,提升了存内计算的精度和能效。论文还提出了一个电容共享型SAR ADC,通过与积分乘法器共享电容,提升了整体设计的面积利用率和转换速度。最后,论文采用多种低功耗和低噪声技术优化电路设计,并给出了存内计算核的映射方案。电路仿真结果表明,所设计的存内计算核实现了7.26位的有效位数、0.78m W的功耗和1.85 M/s计算速度,对RRAM器件的非理想性特性和工艺偏差、电压/温度波动(PVT)具有很好的鲁棒性。同时,论文基于电路仿真的结果数据,进行了系统级能耗预估和网络准确率仿真,与几种典型的存内计算核和深度学习加速器设计(不具备存内计算能力)相比,所提出的设计在8位高精度模式下实现了2.23倍—7.26倍的能效提升,在Le Net和Alex Net上均获得了相对更高的识别精度。