随着通信、计算机、消费电子等领域的快速发展,人们对承载这些应用的硬件系统在性能、功耗、成本、上市时间、灵活性、可扩展性等各个方面都提出了更高的要求。传统的设计方法都有各自的优缺点,一个共同的特点便是对于大规模的设计,研发周期较长。为了实现数字IC快速设计,降低设计周期,节省设计成本,北京大学深圳研究生院集成电路与系统设计实验室提出一种基于并行计算技术的统一架构的可重构算子阵列结构APU(Array Processing for UnificationArchitecture)。　　论文针对APU的硬件结构以及综合流程,提出了一种描述各类可重构算子的功能和连接关系的语言APU-A。其形式类似于汇编指令集,设计原则是能够将高级语言编写的算法映射到APU阵列上,并且采用尽可能少的算子种类和数目。基于此原则,在对常见的硬件指令集功能充分调研和APU前端综合产生的中间代码语言APU-M充分分析的基础上,提出并给出了这种语言的详细说明。　　在此基础上,论文给出了APU综合后端工具的设计规则,该规则能够将综合前端生成的APU-M代码转换为相应的APU-A代码,并采用ANTLR(内嵌Java)完成了基于该规则的APU后端综合工具的工程实现。该后端综合工具能够在Windows XP上通过运行命令行脚本完成以上转换。以容量为211的Hamming码纠错算法为具体实例,利用ReSim平台对APU整个综合过程进行软件仿真,验证了设计的可行性,并与传统的基于FPGA的设计进行了比较。