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数字后端设计采用流程化、步骤化设计可以很大程度的提高设计的完整性和可修改性。采用IC Compile工具完成了数字Uart IP的后端设计,该设计主要分为布局、电源规划、时钟树综合、布线等过程。合理的设计了电源网络,电压降仅为1.03%,完成了对三级时钟树的综合设计,时钟树的全局偏差仅为0.06381纳秒,每个过程之后都对时序、拥塞、设计规则违反进行评估,以满足设计要求。