论文部分内容阅读
随着集成电路工艺进入微纳尺度，组合逻辑电路的软错误率不断增加，电路的可靠性受到严重威胁。传统的逻辑门加固结构通常会带来较大的面积开销。文章采用具有鲁棒容错性能的级联电压开关逻辑（cas‐cade voltage switch logic ，简称CVSL）门单元，提出“CVSL门对”结构对电路输出端进行选择性加固，以较小面积开销实现电路容错性能的大幅提升。Hspice仿真实验表明“CVSL门对”结构具有良好的容忍故障脉冲性能。ISCAS‐89基准电路实验结果表明，被加固电路软错误防护率达90％以上，仅带来1