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通过锁相环电路（PLL），不仅将外部系统提供的具有高频率准确度但相位噪声较差的主时钟信号转化为高频率准确度、低相位噪声的内部时钟信号，同时也满足了内外部系统的相参要求。通过仿真和测试，重点分析了锁相环电路中环路滤波器的环路带宽对输出信号相位噪声的影响。测试结果显示，当环路带宽为100 Hz时，锁相环的输出信号在偏离载波1 kHz处的相位噪声与其内部振荡器在此处的相位噪声基本一致；而当环路带宽为500 Hz时，输出信号在偏离载波1 kHz处的相位噪声会由于环路影响，相比内部振荡器产生8 dB左右的恶化。设计