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高性能高精度的浮点数值处理一直是科学计算追求的目标。为此，本文研究并实现了一种128位浮点乘加融合计算单元。在乘法模块中，使用分块乘法，复用57位乘法模块，减小了数据宽度。采用三输入前导1预期技术，简化了预编码，缩短了预测电路的延时并减小面积。该模块单元使用Verilog语言实现，用Design Compiler进行逻辑综合，在sirnc0．13μm工艺下频率迭202MHz，关键路径延时为4．93μs，面积约为191000门。