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随着集成电路工艺的等比例缩小，互连线延迟相对门延迟增加，导致报文在片上网络路由器之间的传输需要多个时钟周期。但是，在基于信用点流控策略中，物理链路中的寄存器在发生拥塞时不能够缓冲报文。因此，本文提出了一种自适应的通道双缓冲结构，能够在发生拥塞时缓冲报文。通过门级电路的设计和分析，根据逻辑努力方法建立了CDB的延迟模型。延迟模型的准确性利用Synopsys时序分析工具PrimeTime在TSMC的65nm工艺库下被验证，两者相差不超过一个τ4。结果表明，在32nm工艺下，1mm长的半全局互连线通道双缓冲（C