论文部分内容阅读
【摘要】本文介绍嵌入式产品中DDR总线的基本结构，针对总线结构和高速信号走线的完整性信号要求，演绎出符合这种基本要求的高速DDR总线的通用规则，然后结合专用于高速PCB设计的Allegro15.2，克服破坏信号完整性的反射、串扰等主要因素，通过采用蛇形线使各信号的延迟差保持在一个范围内，保证系统在一个周期内读取的数据有效性。按照此通用规则对高速DDR布线，布线结果符合部分高速要求的情况。
【关键词】DDR总线;高速PCB;反射;串扰
Routing high-speed DDR Bus Research and Design
ZHU Gui-xia1YINFei2
（1.Institute of Automation, Wuhan University of TechnologyＨｕｂｅｉWuhan430070;
2.College of science, Jiangxi University of science and technologyＪｉａｎｇｘｉGanzhou341000）
【Abstract】It is the basic structure introuduced of DDR bus that is one product of the embedded. The interpretation of general rules is to meet so high-speed signal routing and signal integrity requirements. Then it combines with Allegro15.2 which is dedicated high-speed PCB design, and overcomes the destruction of the main factors of reflection,crosstalk and so on. Through the use of serentine line,all signals remain a delay in a range,and guarantee the effective data of system in a cycle. According to this general rule for high-speed DDR cabling, wiring results meet the requirements of some high-speed situations.
【Key words】DDR Bus;High-Speed PCB; Reflection;Crosstalk
0.引言
隨着嵌入式的发展，以及人们对终端产品要求处理的信息越多越快，高速DDR存储器应运而生。由于总线速度的提高，信号完整性以及破坏信号完整性的反射、串扰等问题，DDR总线的布线越来越受到人们的关注。近些年，国内外接口速率的不断增加为系统提供了更高的数据处理速率和数据处理流量，但同时随着时钟周期变小给DDR总线的布线带来了严峻的挑战，甚至使布线问题成为影响芯片速率进一步提高的重要因素，所以对高速DDR总线的布线研究与设计必须给予重点关注。
1.DDR的特点和基本操作原理
与传统的SDR(Single Data Rate)和SDRAM(Synchronous Dynamic Random Access Memory)一样同，DDR（Double Data Rate)也是通过命令字进行控制的存储器，地址信息和命令控制信息在时钟的单沿锁存的，但是其数据信号却是在时钟的上升沿和下降沿都进行传输的，因此相对于SDR,DDR在数据传输速度上有很大提高。DDR内部采用了双倍预取结构，也就是其内部总线位宽(2n bits)是外部总线位宽(n bits)的两倍，这样在一个时钟周期内，每半个时钟就有n bits的数据在I/O上完成传输。
因为DDR的工作频率较高，且采用的是双倍速率数据传输，所以若采用自由时钟的工作方式，随着板级系统集成时的时延和温度效应的影响，有效数据窗口宽度必然会减少，进而限制了其最大工作频率。为减少这些限制，DDR使用了双向Strobe(DQS)控制数据传输的方法以及使其片内的DLL同步DQS的方法。
2.DDR总线结构
因DDR工作频率较高(100、133、166、200MHz)，且采用双倍速率数据传输，因此若采用自由时钟的工作方式，由于板级系统集成时的时延和温度效应的影响，有效数据窗口宽度必然会减少，从而限制了其最大工作频率。为了减少这些限制，DDR使用了双向Strobe(DQS)控制数据传输的方法以及使其片内的DLL同步DQS的方法。
图1 DDR总线的体系结构
图2是DDR总线“读”“写”操作时序，Addr/Cmd Bus是地址/命令总线，都是时钟的上升沿有效，命令由/CS,/RAS,/CAS,/WE决定。操作命令 主要是NOP,Active,Write，Read等（请参考：Jedec规范JESD79）。DataBus是数据总线，由DQS的上升沿和下降沿判断[1]。
图2 DDR总线“读”“写”操作时序
3.DDR信号完整性分析
3.1信号完整性概念
信号完整性（Signal Integrity，简称SI）指信号在电路中以正确的时序和幅度做出响应的能力，可理解为信号在线路上的传输质量。高速DDR设计应考虑信号完整性问题，破坏信号完整性的主要原因有反射、串扰和地弹等[2]。
3.2反射
反射是指互连线上的回波，信号沿互连线传播时所受到的瞬态阻抗不连续，则一部分信号功率将被反射。只要信号遇到瞬态阻抗突变，反射就会发生。反射会使信号质量下降，引起振铃现象。 消除反射的根本办法是使阻抗具有良好的匹配，负载阻抗与传输线的特性阻抗相差越大反射也越大，所以应尽可能使信号传输线的特性阻抗与负载阻抗相等。同时还要注意PCB上的传输线不能出现突变或拐角，尽量保持传输线各点的阻抗连续，否则在传输线的各段之间也将会出现反射。
3.3串扰
图3 串扰产生的示意图
串扰是指信号在传输线上传播时，产生的电磁场通过互容和互感耦合对相邻的传输线产生噪声干扰，如图3所示。大量的线间耦合主要会产生两方面的影响:首先，会改变总线中传输线的特性，其次，串扰会对其它传输线产生噪声[3]。形成串扰的根本原因是信号变化引起周边的电磁场发生变化，所以解决串扰的方法主要从减少干扰源强度和切断干扰路径两个方面进行。实践证明，用这种办法消除串扰有时能立即见效。
4.PCB设计信号完整性分析
4.1主芯片电源去耦
上百个同时执行开关操作的FO，会产生很高的地弹噪声，为微处理器提供一个具有干净电源的嵌入式处理器，对于保持信号完整性来是至关重要的。在原理图设计中，采用去耦电容滤除地弹噪声来维持一个干净的电源，以保证供电电压的稳定性[4]。对于去耦电容来说，电容都有一个有效的频率范围，超出这个频率，电容的去耦作用非常小。电容的等效电阻（ESR）决定了有效的频率范围，在设计中微处理器电源管脚采用由陶瓷电容和钽电容组成的电容网络，陶瓷电容选用0.01uF到4.7uF的X7R，钽电容选用47uF电容，为了加强高频信号的抗干。
【关键词】DDR总线;高速PCB;反射;串扰
Routing high-speed DDR Bus Research and Design
ZHU Gui-xia1YINFei2
（1.Institute of Automation, Wuhan University of TechnologyＨｕｂｅｉWuhan430070;
2.College of science, Jiangxi University of science and technologyＪｉａｎｇｘｉGanzhou341000）
【Abstract】It is the basic structure introuduced of DDR bus that is one product of the embedded. The interpretation of general rules is to meet so high-speed signal routing and signal integrity requirements. Then it combines with Allegro15.2 which is dedicated high-speed PCB design, and overcomes the destruction of the main factors of reflection,crosstalk and so on. Through the use of serentine line,all signals remain a delay in a range,and guarantee the effective data of system in a cycle. According to this general rule for high-speed DDR cabling, wiring results meet the requirements of some high-speed situations.
【Key words】DDR Bus;High-Speed PCB; Reflection;Crosstalk
0.引言
隨着嵌入式的发展，以及人们对终端产品要求处理的信息越多越快，高速DDR存储器应运而生。由于总线速度的提高，信号完整性以及破坏信号完整性的反射、串扰等问题，DDR总线的布线越来越受到人们的关注。近些年，国内外接口速率的不断增加为系统提供了更高的数据处理速率和数据处理流量，但同时随着时钟周期变小给DDR总线的布线带来了严峻的挑战，甚至使布线问题成为影响芯片速率进一步提高的重要因素，所以对高速DDR总线的布线研究与设计必须给予重点关注。
1.DDR的特点和基本操作原理
与传统的SDR(Single Data Rate)和SDRAM(Synchronous Dynamic Random Access Memory)一样同，DDR（Double Data Rate)也是通过命令字进行控制的存储器，地址信息和命令控制信息在时钟的单沿锁存的，但是其数据信号却是在时钟的上升沿和下降沿都进行传输的，因此相对于SDR,DDR在数据传输速度上有很大提高。DDR内部采用了双倍预取结构，也就是其内部总线位宽(2n bits)是外部总线位宽(n bits)的两倍，这样在一个时钟周期内，每半个时钟就有n bits的数据在I/O上完成传输。
因为DDR的工作频率较高，且采用的是双倍速率数据传输，所以若采用自由时钟的工作方式，随着板级系统集成时的时延和温度效应的影响，有效数据窗口宽度必然会减少，进而限制了其最大工作频率。为减少这些限制，DDR使用了双向Strobe(DQS)控制数据传输的方法以及使其片内的DLL同步DQS的方法。
2.DDR总线结构
因DDR工作频率较高(100、133、166、200MHz)，且采用双倍速率数据传输，因此若采用自由时钟的工作方式，由于板级系统集成时的时延和温度效应的影响，有效数据窗口宽度必然会减少，从而限制了其最大工作频率。为了减少这些限制，DDR使用了双向Strobe(DQS)控制数据传输的方法以及使其片内的DLL同步DQS的方法。
图1 DDR总线的体系结构
图2是DDR总线“读”“写”操作时序，Addr/Cmd Bus是地址/命令总线，都是时钟的上升沿有效，命令由/CS,/RAS,/CAS,/WE决定。操作命令 主要是NOP,Active,Write，Read等（请参考：Jedec规范JESD79）。DataBus是数据总线，由DQS的上升沿和下降沿判断[1]。
图2 DDR总线“读”“写”操作时序
3.DDR信号完整性分析
3.1信号完整性概念
信号完整性（Signal Integrity，简称SI）指信号在电路中以正确的时序和幅度做出响应的能力，可理解为信号在线路上的传输质量。高速DDR设计应考虑信号完整性问题，破坏信号完整性的主要原因有反射、串扰和地弹等[2]。
3.2反射
反射是指互连线上的回波，信号沿互连线传播时所受到的瞬态阻抗不连续，则一部分信号功率将被反射。只要信号遇到瞬态阻抗突变，反射就会发生。反射会使信号质量下降，引起振铃现象。 消除反射的根本办法是使阻抗具有良好的匹配，负载阻抗与传输线的特性阻抗相差越大反射也越大，所以应尽可能使信号传输线的特性阻抗与负载阻抗相等。同时还要注意PCB上的传输线不能出现突变或拐角，尽量保持传输线各点的阻抗连续，否则在传输线的各段之间也将会出现反射。
3.3串扰
图3 串扰产生的示意图
串扰是指信号在传输线上传播时，产生的电磁场通过互容和互感耦合对相邻的传输线产生噪声干扰，如图3所示。大量的线间耦合主要会产生两方面的影响:首先，会改变总线中传输线的特性，其次，串扰会对其它传输线产生噪声[3]。形成串扰的根本原因是信号变化引起周边的电磁场发生变化，所以解决串扰的方法主要从减少干扰源强度和切断干扰路径两个方面进行。实践证明，用这种办法消除串扰有时能立即见效。
4.PCB设计信号完整性分析
4.1主芯片电源去耦
上百个同时执行开关操作的FO，会产生很高的地弹噪声，为微处理器提供一个具有干净电源的嵌入式处理器，对于保持信号完整性来是至关重要的。在原理图设计中，采用去耦电容滤除地弹噪声来维持一个干净的电源，以保证供电电压的稳定性[4]。对于去耦电容来说，电容都有一个有效的频率范围，超出这个频率，电容的去耦作用非常小。电容的等效电阻（ESR）决定了有效的频率范围，在设计中微处理器电源管脚采用由陶瓷电容和钽电容组成的电容网络，陶瓷电容选用0.01uF到4.7uF的X7R，钽电容选用47uF电容，为了加强高频信号的抗干。