【摘 要】
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电路模拟仿真是模拟IP设计过程中最为耗时的环节,尤其对于锁相环IP,设计的周期往往取决于模拟仿真收敛的时间。某型嵌入式微处理器芯片的锁相环IP,要求共享数字部分的电源网
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电路模拟仿真是模拟IP设计过程中最为耗时的环节,尤其对于锁相环IP,设计的周期往往取决于模拟仿真收敛的时间。某型嵌入式微处理器芯片的锁相环IP,要求共享数字部分的电源网络且具有较宽的工作频率（输入频率10MHz～100MHz,输出频率50MHz～900MHz可调）。该设计指标对电路的模拟验证工作带来巨大的挑战,需要模拟验证的工艺角与工作条件的组合多达近百种,传统的Spice方法不可能在可接受的设计周期内完成模拟验证工作。Magma公司的FineSim工具在保证全Spice精度的情况下,基于大规模并行计算平
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