【摘 要】
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基于JESD204C协议设计了一种应用于6 Gsample/s 12 bit ADC的高速串行接口控制层电路。该电路采用64B/66B链路层实现数据的高速率传输,同时增加8B/10B链路层以满足数据的低速
【基金项目】
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国家科技重大专项课题项目(2016ZX03001003-006)
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基于JESD204C协议设计了一种应用于6 Gsample/s 12 bit ADC的高速串行接口控制层电路。该电路采用64B/66B链路层实现数据的高速率传输,同时增加8B/10B链路层以满足数据的低速率传输,提高了接口电路的兼容性。控制层电路的传输层采用两级映射结构,64B/66B链路层采用并行加扰,8B/10B链路层采用4路并行编码法,减少电路面积,提高电路时序性能。本文采用Verilog HDL语言对电路进行RTL级描述,且在VCS软件上进行功能验证。结果表明控制层电路能够实现所设计的14种工作模
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