三维集成电路(Three Dimensional Integrated Circuit,3D IC)实现了多个器件层的垂直堆叠,且器件层间通过硅通孔(Through Silicon Via,TSV)进行连接,能显著地减小芯片面积和互连线延时。另外在不同的器件层上可以采用不同的工艺,为异构系统集成提供有效的解决方案。尽管3D IC有众多的优势,但由于模块的垂直堆叠,增加了芯片设计的复杂性。此外3D IC还存在TSV良率较低的问题。为了解决这些问题,本文从布图规划算法,温度评估模型,以及TSV可容错设计三个方面开展研究。3D IC布图规划是一个NP-难问题,而智能优化算法由于其高效的解空间搜索策略,被广泛地应用于求解3D IC布图规划问题。为了充分地利用蚁群算法的全局搜索和模拟退火算法的局部搜索特点,本文提出了一种结合蚁群算法和模拟退火算法的两阶段方法,有效地求解3D 1C布图规划。实验结果表明,相比于已有的3D IC布图规划算法,所提的两阶段优化算法平均减少TSV数目3.51%;另外,相比于已有的基于蚁群算法的2D IC布图规划方法,所提的两阶段算法在较短的时间内平均减少线长3.72%。为了减少布图过程中的温度评估时间,本文提出一种快速的热感知3D IC布图规划的方法。首先仿真出模块在芯片每个位置的热分布图,基于模块的热分布图,在布图规划过程中采用双线性插值快速地评估布图结构的温度;接着对于给定的模块布图规划结果,提出了一种基于最短路径和最小成本最大流的启发式方法来确定TSV位置,以最小化线长代价和芯片温度。实验结果表明,相比于叠加模块热分布图的方法,本文所提的热感知的3D IC布图规划方法能有效地减少温度评估时间,同时芯片的温度平均降低7.18%。为了提高 3D IC的良率,本文首先研究针对规则TSV集合的TSV多容错结构生成方法,主要包括考虑缺陷聚类效应的基于凸代价流的功能TSV分配策略,全局的自顶向下划分结合局部自底向上合并的功能TSV集合的划分,基于最小成本最大流算法的冗余TSV分配,以及基于整数线性规划的多容错结构生成。此外,针对不规则的TSV集合我们提出了 一种自适应的TSV容错结构生成方法,主要包括基于最大流方法计算TSV集合内最多能冗许的缺陷TSV的数目,基于最小割二分划分算法的功能TSV集合划分,以及基于整数线性规划和最小成本最大流的启发式方法的自适应TSV容错结构生成。实验结果表明,本文所提的TSV容错结构生成方法在满足芯片目标良率约束下,减少了硬件成本和多路选择器引起的延时代价。