8位高速DAC的研究与设计

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随着现代通信技术、计算机技术以及集成电路制造技术的快速发展,以5G、物联网为首的新技术的出现,对信息处理的速度有了更高的要求。数模转换器(Digital-analog converter,DAC)作为实现数字量转变为模拟量的重要器件,其性能已经成为制约通信系统传递信息的速度的瓶颈之一,因此高速DAC的研究与设计具有十分重要的意义。本文首先分析了电阻型架构、电容型架构以及电流型架构DAC的特点,选择了适用于高速DAC设计的电流舵架构。之后分析了影响DAC静态与动态性能的各种因素和参数,因素主要包括了电流源失配以及译码方式的选择,参数主要包括了电流源高频输出阻抗,并根据电流源失配对DAC性能影响的分析,得出电流源的最小尺寸。在分析的基础上,对DAC每个关键模块进行电路设计与仿真。最后介绍了高速数模转换器的版图设计与后仿结果,并给出了最后的测试方案。本文基于40nm LP CMOS工艺,设计了一款8位高速电流舵DAC,最高采样率可达10Gsps,采用“4+4”的分段译码方式,高4位与低4位均采用温度计码。整体电路分为模拟部分与数字部分,模拟部分的作用主要是为电流源阵列提供稳定的栅压,包含了带隙基准电压源、电压转电流电路、偏置栅压产生电路和电流源阵列。其中,带隙基准电压源采用了一种适用于低电源电压的结构,目的是产生一个与温度近似无关的基准电压。电压转电流电路再将基准电压转换为适合长距离传输的基准电流,并经过一个低压宽摆幅共源共栅电流镜,为电流源阵列提供偏置。数字部分包含了译码电路和开关阵列、输入寄存器、开关驱动电路、与时钟驱动电路。其中,输入寄存器采用电平触发的方式,确保信号的同步性。开关驱动电路产生一对差分驱动信号,驱动并控制开关选通,不同权重电流在负载电阻上叠加得到输出。本次设计采用1.1V的电源电压,模拟部分与数字部分分开供电,电路总功耗约为16.48m W,芯片面积为600um*625um,后仿的DNL小于0.3LSB,INL小于0.5LSB。时钟频率为10GHz时,输出信号的SFDR在整个采样范围内达到了44.49dB。
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