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随着无线网络通信链路不断发展，通信链路的信号接收端对模数转换器（Analog to Digital Converter）的性能指标的要求越来越高。流水线型模数转换器（Pipeline ADC）虽具备很高的采样率，但功耗大且与先进工艺不兼容；逐次逼近型模数转换器（Successive Approximation Register ADC）虽然具备低功耗的优势，但其电容匹配精度限制了其分辨率。而流水线逐次逼近型模数转换器（Pipeline SAR ADC）突破了SAR ADC在精度和采样率上的瓶颈，同时还具备良好的功率效率，适用于现代通信系统，因此逐渐成为研究热点。
论文面向高速通信系统的需求，设计一款了两级Pipeline SAR ADC，分辨率为12bit，采样率达到200MS/s。论文建立了基于伪差分环形放大器的两级Pipeline SAR ADC的模型，分析了非理想因素对ADC性能的影响，并设计了相应的电路。首先第一级SAR ADC的电容阵列分为大小两个阵列，一个用于进行高速逐次逼近操作，另一个用于生成低噪声的余量电压，加快了第一级的转换速度；改进设计了“双自零”复位的伪差分环形放大器，使得其线性度有所提高，并将其作为 Pipeline SAR ADC 中的余量放大器；结合“half-reference”技术解决了由伪差分环形放大器开环增益不足带来的增益误差问题；第二级SAR ADC采用异步SAR逻辑架构，电容阵列设计中加大了dummy电容的大小，不仅缩减了第二级的参考电压，而且增大了环形放大器的负载电容，进而提升了其环路稳定性。
论文在台积电40nm CMOS工艺条件下，设计和搭建了论文的电路和版图，ADC整体的核心面积为0.042mm2，后仿真环境设置如下：200MS/s 采样频率，1.1V电源电压，97.65MHz输入正弦波信号频率，仿真出ADC的有效位数（ENOB）达到了11.49，无杂散动态范围（SFDR）达到了83.72dB，功耗为4.3mW，FOM值为7.47fJ/conv.step。达到了设计指标要求。
论文面向高速通信系统的需求，设计一款了两级Pipeline SAR ADC，分辨率为12bit，采样率达到200MS/s。论文建立了基于伪差分环形放大器的两级Pipeline SAR ADC的模型，分析了非理想因素对ADC性能的影响，并设计了相应的电路。首先第一级SAR ADC的电容阵列分为大小两个阵列，一个用于进行高速逐次逼近操作，另一个用于生成低噪声的余量电压，加快了第一级的转换速度；改进设计了“双自零”复位的伪差分环形放大器，使得其线性度有所提高，并将其作为 Pipeline SAR ADC 中的余量放大器；结合“half-reference”技术解决了由伪差分环形放大器开环增益不足带来的增益误差问题；第二级SAR ADC采用异步SAR逻辑架构，电容阵列设计中加大了dummy电容的大小，不仅缩减了第二级的参考电压，而且增大了环形放大器的负载电容，进而提升了其环路稳定性。
论文在台积电40nm CMOS工艺条件下，设计和搭建了论文的电路和版图，ADC整体的核心面积为0.042mm2，后仿真环境设置如下：200MS/s 采样频率，1.1V电源电压，97.65MHz输入正弦波信号频率，仿真出ADC的有效位数（ENOB）达到了11.49，无杂散动态范围（SFDR）达到了83.72dB，功耗为4.3mW，FOM值为7.47fJ/conv.step。达到了设计指标要求。