集成电路规模的不断增大和集成工艺的不断进步,对集成电路的设计方法提出了更高的要求。在深亚微米工艺下,由于互连延时在总延时中所占比重加大,连线间距及供电电压减小,使得时序、信号完整性问题成为影响集成电路后端设计的主要因素。如何预测并真实反映这些深亚微米效应,需要一个简单的、可重复的、已定义的后端设计流程。论文分析了逻辑综合中组合逻辑优化和时序逻辑优化的原理和算法,使用BlastCreate进行了蓝牙芯片的逻辑综合,建立时间没有违背现象,并结合芯片的结构特点制定了符合设计要求的综合约束;详细介绍了采用BlastFusion进行蓝牙芯片版图设计的过程,包括芯片的布图规划、电源/地规划、布局、时钟树综合和布线等步骤,给出了蓝牙芯片的布局和布线策略,确定芯片大小为8.4平方毫米;详细研究了芯片后端设计中的三种验证技术,采用Onespin 360 EC进行了等价性验证、采用PrimeTime进行了静态时序分析和采用Calibre进行物理验证。验证结果表明,网表能正确地实现RTL代码所描述的功能,建立时间、保持时间和跳变时间满足时序要求,物理实现连线关系正确,满足设计规则要求。