【摘 要】
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随着通信频率和传输距离的提高，传统通信的并行传输方式出现了数据串扰和时钟偏移等问题，严重影响着通信质量。目前，高速串行技术的SerDes接口电路因其传输距离长、可靠性高、集成度高等优势正成为当下热门的研究方向，广泛应用在通信和计算机领域，实现了芯片与光模块、芯片之间、以太网之间的互联。可以预见，随着现代信息技术的高速发展，跟随着通信协议快速发展的高速SerDes技术拥有无限的发展潜力。而锁相环频率综合器作为SerDes系统中最高时钟的提供者，其高频率、低噪声的性能决定着系统数据并串/串并转换的速度和质量，
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随着通信频率和传输距离的提高，传统通信的并行传输方式出现了数据串扰和时钟偏移等问题，严重影响着通信质量。目前，高速串行技术的SerDes接口电路因其传输距离长、可靠性高、集成度高等优势正成为当下热门的研究方向，广泛应用在通信和计算机领域，实现了芯片与光模块、芯片之间、以太网之间的互联。可以预见，随着现代信息技术的高速发展，跟随着通信协议快速发展的高速SerDes技术拥有无限的发展潜力。而锁相环频率综合器作为SerDes系统中最高时钟的提供者，其高频率、低噪声的性能决定着系统数据并串/串并转换的速度和质量，因此针对高性能锁相环的研究同样至关重要。
本文实现了一个面向高速串行互联的低抖动锁相环电路，应用在28Gbps SerDes系统中，输出频率14GHz，为发送端和接收端提供最高工作时钟。锁相环系统设计的主要内容有LC振荡器、鉴频鉴相器、电荷泵和环路滤波器等模拟电路设计，以及小数N分频器的数模混合电路设计，完成了系统整体数模混合仿真和后端版图设计与优化。
本文提出的LC振荡器采用可抑制闪烁噪声的跨接漏极电阻交叉耦合对和调节中心频率的电容阵列结构，实现低相噪和宽频带的设计要求。小数N分频器采用MASH1-1-1Σ-Δ调制器技术结合多模分频器实现了平均意义上的小数分频，本文提出的8/9双模分频器基于源极耦合逻辑的锁存器，并引入π/2模块选择触发器的I路输出，减轻了重载寄生效应，以适用于高频段的工作要求。
本文的锁相环电路基于TSMC N65nm CMOS工艺，电源电压1.2V，在各温度工艺角下均能正常工作。在tt工艺角和27o的标准仿真环境下，LC振荡器输出频率范围为9.5GHz~14.8GHz，在14GHz输出频率下相位噪声为-103dBc/Hz@1MHz。锁相环电路输出信号频率为14GHz时，峰峰值抖动15.8ps，锁定时间5.2μs，系统功耗32.77mW，版图面积650μm*730μm。
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