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高速中高精度的多通道时钟交织ADC应用非常广泛,如硬盘数据读取通道、数字示波器、光信号通信以及串行收发机等,并且随着接收机中多模工作形式的发展以及ADC不断靠近天线、信号带宽不断增大的趋势,多通道时钟交织ADC已成为集成电路设计领域的一个研究热点。本论文对多通道时钟交织ADC的研究主要集中在两个方面：多通道间时序校正算法以及单通道SAR ADC的设计。解决通道间时钟偏差对信噪比的影响是多通道时钟交织ADC的关键技术。本论文针对通道间采样时钟偏差,结合了现有两种校正算法的优势,提出了一种最小过零点数的校正算法,并系统建模仿真验证。在逐次逼近模数转换器部分,本论文采用了适合于高速、低功耗、中高精度应用的逐次逼近型结构。并对其三个主要模块：DAC、比较器和SAR逻辑电路分别进行了分析和设计,对于DAC电容阵列,重点推导了单位电容失配以及极板寄生电容对DNL和INL的影响,并通过行为级建模仿真对推导进行了验证。对于高速电压比较器,重点推导了MOS管差分不匹配带来的输入失调,引入了由比较器、失调补偿电流源、逻辑单元和电荷泵组成的前台失调校准技术消除失调,同时引入了预放大器对回踢噪声进行隔离。对最小过零点数算法进行系统建模仿真,1GS/s采样速率,每个通道随机输入在[-127ps,127ps]范围内的时钟偏差,调整步长为1ps,输入信号频率为19.0773MHz时,校正前由时钟偏差引入的周期性频谱分量使ENOB以及SNR分别下降至6.41bi1和40.3dB。当以最小过零点数算法校正后,分别改善为49.02dB和7.84bit。当输入信号频率为419.6205MHz时,ENOB以及SNR分别下降至2.3bit和15.3dB,校正后分别改善为49dB和7.83bit。在SMIC0.13uM工艺下,仿真结果表明,单通道SAR ADC在低频输入信号时,SNDR为50.3dB,SFDR为63.3dB。而当高频输入信号时,SNDR为48.1dB,SFDR为58dB。整体功耗为5.86mW。而测试结果也验证了芯片的可实现性。