本论文就是基于DVB-T2(Digital Video Broadcasting–Second Generation Terrestrial)系统的需求来设计、实现和验证一个完全能够满足DVB-T2系统要求的FEC(Forward Error Correction)处理器。在欧洲发达国家，DVB-T2系统良好的稳定性和传输可靠性得到业界认可。在国内，DVB-T2系统的研究还处在理论研究阶段，对于FEC译码处理器IP核实现几乎没有。所以FEC译码处理器的研究可以为我国下一代数字电视标准提供一些拓展和参考的意义，并且有利于我国提供更优质的数字电视服务。本人根据所参与DVB-T2系统接收端FEC系统的设计这个实际项目，设计出接收流程并且根据接收流程实现FEC处理器PLP(physical layer pipes，物理层管道)链路中时域解交织（TDI）、单元解交织（CDI）、比特解交织（BDI）、模块的设计、PLP整体链路的集成及FEC处理器系统的集成工作。　　本文针对国内研究学者对DVB-T2系统研究和了解比较少的现状，通过对DVB-T2系统深入的理解提出了DVB-T2系统接收端FEC链路的整体结构。本次设计采用自顶向下典型的IC设计方法，通过需求分析先对顶层接口进行定义。在整体链路设计过程中为了使整个控制分配的更清楚，采用状态机控制链路的动作。为了提供吞吐量，在整个系统中采用了流水线的工作模式，而在部分单体模块中引入了双RAM以进行乒乓操作。针对L1链路的译码结果需要复杂的运算才能转化为真正的PLP链路的译码参数，本设计采用与DSP通信的方式来计算参数以满足高速传输。为了减小器件的占用面积，系统设计的过程中尽量去时分复用L1链路和PLP链路中的相同模块，而针对复用模块时PLP链路被L1链路中断的情况，本次设计用缓冲RAM去实现中断处理。在本论文中为了满足现实生活中换频道等操作提出了各个译码参数的更新。　　本论文中设计的FEC译码处理器在各种不同的情况下都能够满足与C平台的一致性，并且在波形仿真器上面观察与分析波形的结果满足设计要求，同时所有存储器资源的使用也在一个可以接受的范围内，完全满足DVB-T2系统的要求。