H.264视频编码标准是由国际电信联盟ITU-T的视频编码专家组(VCEG)和国际标准化组织ISO的运动图像专家组(MPEG)组成联合视频组(JVT)进行开发的新一代视频编码标准。自发布之初，由于其具有卓越的压缩效率和编解码性能，已经在实时视频传输、网络流媒体以及数字视频广播等多方面进行应用。H.264视频标准，相比于原有的H.263和MPEG标准，在许多关键结构上进行了改进，因此H.264相比于先前视频编解码标准在视频质量、压缩效率和网络适应性上均有较大进步。然而，H.264视频编码标准的改进却以较大的计算复杂度和实现成本为代价，单纯的从软件对H.264解码器进行设计，解码器的性能不高，很难满足实时性应用需求。对基于H.264视频编码标准的高清解码器采用硬件解决方案进行实现，在学术界和工业界已经成为研究热点。本文针对H.264视频解码器中，帧间预测运动补偿结构进行研究和VLSI设计。在深入研究H.264视频编码标准基础上，提出了易于硬件实现的H.264baseline高清解码器运动补偿结构的实现算法和设计方案。在该方案中引入参考像素存储与插值运算两级流水线结构、采用插值运算数据通路与控制通路分离的方法、进行亮度插值与色度插值并行运算，在满足运动补偿解码功能的同时，尽量提高性能、减少实现代价。为了验证设计功能的正确性，为所设计的运动补偿解码电路搭建了验证平台，仿真结果显示其输出与JM10.1软件参考模型对比，插值运算结果相同。采用SMIC180nm CMOS工艺库对RTL模型进行逻辑综合，综合结果显示该设计能够高速的运行在120MHz时钟下，在最坏情况下单宏块插值运算为30个时钟周期，表明本文所设计的运动补偿解码单元能够实现基于H.264视频编码标准的baseline高清解码功能。