作为模拟信号与数字信号的桥梁,模数转换器严重影响通信、智能传感等系统的性能,也是模拟集成电路领域一直以来的研究热点。流水线模数转换器（Pipeline ADC）因其流水线操作的特点,是实现高速高精度指标的首选架构。但是由于传统结构包含大量运放和比较器,使得功耗随精度增加而大大增大。相较而言,逐次逼近型模数转换器（SAR ADC）能效优势明显,结构简单,与先进工艺兼容性高,但其速度受限于比较次数和比较器的比较速度,精度受限于比较器输入噪声。基于两种ADC的优缺点,混合结构的流水线型-逐次逼近模数转换器（Pipelined SAR ADC）为先进工艺下高速高精度ADC的实现提供了良好的解决方案。该混合结构不仅保留了SAR ADC低功耗的优点,且利用流水线技术实现了高精度和高速度。本文首先对Pipelined SAR ADC的工作原理和基础结构进行了简单介绍。考虑到SAR ADC是ADC系统的重要模块,论文对其核心电路包括采样开关、比较器、DAC开关时序方案、SAR动态逻辑等进行了研究。然后论文着重阐述了基于传统运算放大器的增益数模单元电路（MDAC）。在此基础上,论文采用旁路电流增益提升型动态放大器结构作为一种新型余量放大电路,在大大提高增益的同时,有效降低了ADC整体的面积、功耗和设计复杂度。由于动态放大器类似运放的开环应用,其增益受输入影响,线性度较差。为了改善余差放大模块的线性度,本文提出了余差折叠的系统解决方案,在无需优化动态放大器结构的基础上,提高了ADC整体的无杂散动态范围。同时第一级ADC采用子量程（Subrange）DAC结构和浮动检测并跳过（Floated Detect And Skip）电容阵列开关算法,进一步优化了速度、功耗和线性度。论文利用MATLAB对采用余差折叠技术的Pipelined SAR ADC进行了系统建模验证。除此之外,文章还对基于动态放大器的Pipelined SAR ADC包含的非理想因素进行了分析和仿真。论文基于TSMC 65nm CMOS工艺,设计了一款电源电压1.2V的14位50MHz可配置工作模式的Pipelined SAR ADC,后仿真结果表明输入信号频率为24.5605MHz,摆幅为2.4Vpp时得到折叠模式输出结果SFDR为95.0d B,SNDR为72.8d B,有效位数达到了11.80位。电路总功耗1.92m W,ADC的核心电路面积为0.186mm~2。