随着集成电路系统级芯片的发展，要求模数转换器与微控制器共同嵌入到单一芯片中，形成具有独立功能的信号采集与处理芯片。针对这一需求，本文完成了一种模数转换器硬IP核的晶体管级电路设计以及物理版图布局设计。 该IP核由逐次逼近型模数转换器以及控制接口电路所构成。为了满足嵌入式应用的要求，对它内部的单元电路进行了若干创新设计。这些设计经理论分析和计算机仿真，证明是行之有效的。 采样保持电路设计采用了电容下极板采样技术，不仅有效地避免了电荷注入效应引起的采样信号失真，而且消除了时钟馈通效应的不良影响。三级差分放大器之间采用了开关电容电路耦合的方式，有效地消除了失调电压对比较器精度的影响。采用电荷泵电路提供开关管栅过驱动电压，带隙基准电路作为电荷泵稳定电压的输入，有利于改善开关电路的性能。 D／A转换器采用了两组行输出的电阻串结构，能有效地降低寄生电容对转换电压输出的影响。版图布局时采用了奇偶行识别电路的形式，用占有极小芯片面积的代价换取了布局的优化和简洁。 为了充分利用了嵌入式芯片丰富的系统资源，设计了简单实用的自测试电路，其测试向量和结果向量都可以通过总线被系统直接读取，系统执行相应的指令就可以完成相应的自测试过程。 对该IP核的全局仿真结果表明，所设计的模数转换器可以达到10位的精度，可以通过系统总线信号对8路信号输入通道以及5种采样速率进行选择控制，可以通过系统指令完成模数转换器的自测试功能。这些结果验证了该IP核可以适用于控制类芯片的嵌入应用设计。