【摘 要】
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随着集成电路(Ⅰntegrated Circuit)工艺水平的不断发展以及特征尺寸的不断减小,目前IC设计已经跨入了超深亚微米的SoC(System on Chip)设计阶段,这对面积、性能、功耗有了更
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随着集成电路(Ⅰntegrated Circuit)工艺水平的不断发展以及特征尺寸的不断减小,目前IC设计已经跨入了超深亚微米的SoC(System on Chip)设计阶段,这对面积、性能、功耗有了更高的要求。随着众多产品尤其是手持设备的不断更新换代,低功耗技术已经成为制约这类产品快速发展的关键技术。为了进一步降低芯片中的功耗,在后端设计流程中使用多位触发器(Multi Bit Flip Flop)已经成为目前一种降低功耗的有效方法。多位触发器相对于单位触发器(Single Bit Flip Flop)共用了一对反相器,减小了电容负载的大小,从而降低了芯片的功耗。尽管多位触发器的使用能有效地解决功耗问题,但是由于对多位触发器支持的EDA工具还不够完善,目前工业界对IC后端物理设计只能在有限的EDA工具中进行手动干预来完成多位触发器的合并(Merge)。本文针对数字后端物理综合工具Innovus的多位触发器合并这一新增特性,从六个不同方面构造相应的单元测试案例来测试和验证相应的功能。在这个基础上将支持多位触发器的三星28nm工艺库成功应用于四个实际测试案例中,采用三种不同的设计流程(Both、Merge Only、None),多方面探究多位触发器的使用对物理综合阶段时序、功耗、面积、绕线等因素的影响,结论为多位触发器的使用在引起较小的时序衰减及绕线资源增加代价上降低5%左右的功耗并减小5%左右的芯片面积。
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