【摘 要】
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随着电子工艺技术的快速发展和处理器的运行速度日益提高,在现阶段已有的多种不同应用诸如千兆以太网,光纤通道,SATA总线等系统中,串行链路的时钟数据恢复设计面临日益严峻的
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随着电子工艺技术的快速发展和处理器的运行速度日益提高,在现阶段已有的多种不同应用诸如千兆以太网,光纤通道,SATA总线等系统中,串行链路的时钟数据恢复设计面临日益严峻的挑战。本文讨论提出了一种基于时间过采样结构的时钟恢复方案,对发送数据采用8B10B编码方案,从而保证了差分链路中信号的直流平衡特性,在EP2C20 FPGA平台基于LVDS接口实现了数据流编解码和数据收发功能,通过采用同频5倍速采样检测数据边沿的结构,消除在信道传输过程中叠加的数据抖动,从而消除毛刺干扰,在接收侧同步恢复出发送端同相时钟,实现时钟数据恢复。本文中整体CDR电路采用标准全数字设计流程实现,系统可稳定工作在135Mbps传输速率下,在EP2C20实验平台上实测整体电路的功耗151mW,数据传输接收系统和时钟数据恢复系统均可综合,对同类时钟数据接收处理具有一定的参考价值。
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