串行数据通信在网络传输、背板连接和I/O接口等领域应用非常广泛。不断增加的网络带宽需求已使数据传输率达到Gb/s以上,系统集成、低成本和低功耗的要求则需要在CMOS工艺中实现高速串行收发器。论文的主要工作是研究和设计单片集成的CMOS高速串行数据接收器。 首先,分析了高速数据传输系统中的一些设计考虑。其中包括电压噪声和时序噪声的产生和抑制;通过对传输介质的特性分析,提出了信道均衡中的电路设计;在接收器时钟恢复中分析了基于两种不同鉴相器的结构选择。论文中两个不同接收器电路的设计也印证了这些考虑。 然后,重点介绍了一种单片集成的1.25.Gbps以太网接收器的设计和实现。为了降低系统和时钟电路的设计难度以及节省功耗,接收器体系采用了半速时钟的结构。为了补偿信号传输中的高频损失,在接收器前端设计了一种基于干兆铜缆连接的可编程固定均衡器和一种增益可调的有源均衡器电路。在时钟数据恢复中利用线性环路的优点,改进了一种易于和电荷泵锁相环相结合的半速线性鉴相器。并相应设计了一种简单实用的半速串并转换电路和同步Comma检测电路,缓解高速下的时序紧张。基于0.18μm CMOS工艺下的仿真,证明上述改进是有效的。实验芯片采用0.18μm 1P6M CMOS数字工艺实现,接收部分的有源面积为1.2×1.0 mm~2。测试结果表明前端均衡器在1.25 Gb/s速率下给出了比较理想的数据波形,恢复时钟抖动的标准偏差为8 ps,接收器内核电路在1.8 V电源电压下功耗约为60 mW。 接着,研究了更高速率下10Gbit以太网接收器的实现结构,介绍了一种四通道3.125-Gbps串行数据接收器的设计。电路采用了多相时钟结构和并行采样技术以降低电路速度要求;电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感;时钟数据恢复电路采用1/5速率时钟降低振荡器的设计难度,并同时完成1:5解串功能,节省电路功耗;在并行输出驱动器中,利用片上电流参考节省了传统结构中的一个外接电阻。电路采用0.18岬CMOS工艺设计和仿真,总体功耗为95 mW,625 MHz恢复时钟的抖动峰峰值小于65 ps,电路在3.125 Gb/s的数据率和各种工艺角下工作正确。 最后,对论文工作进行了总结,并提出了今后工作的建议。