集成电路和半导体工艺技术的不断进步,物联网时代的到来对芯片的低功耗设计提出强烈的需求。降低供电电压是实现低功耗设计的有效途径之一,但低电压下工艺波动导致电路延时的不确定性增加,可靠性明显变差。时钟树以一个网络的形式广泛分布在整个芯片内,时钟延迟极易受到工艺波动的影响。在低电压设计时需要特别考虑时钟树的可靠性,避免因工艺波动引起过大的时钟偏差,进而导致电路功能出现故障。在分析工艺波动对低电压时钟树影响的基础上,本文设计一种适用于低电压的抗工艺波动时钟树,该时钟树设计方法主要包括：1)采用寄存器群组优化将时序相关的寄存器摆放在一起,时钟单元集中在它们公共的时钟树路径上,而工艺波动对时钟树公共路径上时钟单元的影响不会引起额外的时钟偏差；2)设计一种适用于低电压的抗工艺波动时钟树拓扑结构,使用定制的并列大驱动时钟反相器,减少时钟树级数和分支,提高时钟树的抗工艺波动能力；3)采用先缩后放的策略优化时钟树,先缩后放即先将时钟单元尺寸调节到最大以提高其抗工艺波动能力,然后逐步减小部分时钟单元的尺寸以减小时钟偏差。该低电压抗工艺波动时钟树的设计方法,在ISCAS89系列基准电路、GPS跟踪模块电路和嵌入式微处理器电路上分别实现并进行验证。0.6V下HSPICE蒙特卡洛分析的结果表明,本文的低电压抗工艺波动时钟树设计方法,与传统后端时钟树设计方法相比具有明显优势,其中,ISCAS89系列基准电路的时钟偏差标准差平均减小41.15%,GPS跟踪模块电路的时钟偏差标准差减小56.47%,嵌入式微处理器电路的时钟偏差标准差减小42.61%。